半导体记忆装置

摘要

[课题]得到半导体记忆装置，其在SRAM记忆胞中，施行软错误对策。[解决方式]藉由由NMOS电晶体NM1和PMOS电晶体PM1构成的反相器 INV1、以及由NMOS电晶体NM2和PMOS电晶体PM2构成的反相器INV2的互补连接而构成SRAM的记忆胞，NMOS电晶体N1的闸极和NMOS电晶体N2的闸极分别连接记忆节NA和NB。藉此，这些闸极容量的容量值附加至记忆节NA和NB。

主权项

1.一种半导体记忆装置,包括: 第一MOS电晶体,其为N通道型式并且具有与接地线 连接的源极; 第二MOS电晶体,其为N通道型式,并且具有与接地线 连接的源极、与上述第一MOS电晶体的闸极连接的 汲极且此连接点作为第一节、与上述第一MOS电晶 体的汲极连接的闸极且此连接点作为第二节; 第三MOS电晶体,其为N通道型式MOS电晶体或P通道型 式MOS电晶体,具有与上述第一节连接的闸极,并且 其源极与汲极之至少一者为开放状态; 第四MOS电晶体,其为N通道型式MOS电晶体或P通道型 式MOS电晶体,具有与上述第二节连接的闸极,并且 其源极与汲极之至少一者为开放状态; 第五MOS电晶体,其为P通道型式,具有与电源线连接 的源极、与上述第一MOS电晶体的汲极连接的汲极 、与上述第一MOS电晶体的闸极连接的闸极;以及 第六MOS电晶体,其为P通道型式,具有与电源线连接 的源极、与上述第二MOS电晶体的汲极连接的汲极 、与上述第二MOS电晶体的闸极连接的闸极。 2.如申请专利范围第1项所述之半导体记忆装置,其 中上述第三MOS电晶体之源极和汲极中之一者连接 至上述第四MOS电晶体之源极和汲极中之一者,并且 上述第三和第四MOS电晶体之源极和汲极中之另一 者则呈开放状态。 3.一种半导体记忆装置,包括: 第一MOS电晶体,其为N通道型式并且具有与接地线 连接的源极; 第二MOS电晶体,其为N通道型式,并且具有与接地线 连接的源极、与上述第一MOS电晶体的闸极连接的 汲极且此连接点作为第一节、与上述第一MOS电晶 体的汲极连接的闸极且此连接点作为第二节; 第三MOS电晶体,其为N通道型式MOS电晶体或P通道型 式MOS电晶体,具有与上述第一节连接的闸极; 第四MOS电晶体,其为N通道型式MOS电晶体或P通道型 式MOS电晶体,具有与上述第二节连接的闸极; 第五MOS电晶体,其为P通道型式,具有与电源线连接 的源极、与上述第一MOS电晶体的汲极连接的汲极 、与上述第一MOS电晶体的闸极连接的闸极;以及 第六MOS电晶体,其为P通道型式,具有与电源线连接 的源极、与上述第二MOS电晶体的汲极连接的汲极 、与上述第二MOS电晶体的闸极连接的闸极; 其中上述第三MOS电晶体之汲极和源极连接于上述 接地线或上述电源线,并且上述第四MOS电晶体之汲 极和源极连接于上述接地线或上述电源线。 4.一种半导体记忆装置,包括: 第一MOS电晶体,其为N通道型式并且具有与接地线 连接的源极; 第二MOS电晶体,其为N通道型式,并且具有与接地线 连接的源极、与上述第一MOS电晶体的闸极连接的 汲极且此连接点作为第一节、与上述第一MOS电晶 体的汲极连接的闸极且此连接点作为第二节; 第三MOS电晶体,其为N通道型式MOS电晶体或P通道型 式MOS电晶体,具有与上述第一节连接的闸极; 第四MOS电晶体,其为N通道型式MOS电晶体或P通道型 式MOS电晶体,具有与上述第二节连接的闸极; 第五MOS电晶体,其为P通道型式,具有与电源线连接 的源极、与上述第一MOS电晶体的汲极连接的汲极 、与上述第一MOS电晶体的闸极连接的闸极;以及 第六MOS电晶体,其为P通道型式,具有与电源线连接 的源极、与上述第二MOS电晶体的汲极连接的汲极 、与上述第二MOS电晶体的闸极连接的闸极; 其中上述第三MOS电晶体之闸极与汲极或源极彼此 连接,并且上述第四MOS电晶体之闸极与汲极或源极 彼此连接。 5.一种半导体记忆装置,包括: 第一MOS电晶体,其为N通道型式并且具有与接地线 连接的源极; 第二MOS电晶体,其为N通道型式,并且具有与接地线 连接的源极、与上述第一MOS电晶体的闸极连接的 汲极且此连接点作为第一节、与上述第一MOS电晶 体的汲极连接的闸极且此连接点作为第二节; 第三MOS电晶体,其为N通道型式MOS电晶体或P通道型 式MOS电晶体,具有与上述第一节连接的闸极; 第四MOS电晶体,其为N通道型式MOS电晶体或P通道型 式MOS电晶体,具有与上述第二节连接的闸极; 第五MOS电晶体,其为P通道型式,具有与电源线连接 的源极、与上述第一MOS电晶体的汲极连接的汲极 、与上述第一MOS电晶体的闸极连接的闸极;以及 第六MOS电晶体,其为P通道型式,具有与电源线连接 的源极、与上述第二MOS电晶体的汲极连接的汲极 、与上述第二MOS电晶体的闸极连接的闸极; 其中上述第三MOS电晶体之闸极与汲极和源极彼此 连接,并且上述第四MOS电晶体之闸极与汲极和源极 彼此连接。 6.一种半导体记忆装置,包括: 第一MOS电晶体,其为N通道型式并且具有与接地线 连接的源极; 第二MOS电晶体,其为N通道型式,并且具有与接地线 连接的源极、与上述第一MOS电晶体的闸极连接的 汲极且此连接点作为第一节、与上述第一MOS电晶 体的汲极连接的闸极且此连接点作为第二节; 第三MOS电晶体,其为N通道型式MOS电晶体或P通道型 式MOS电晶体,具有与上述第一节连接的闸极; 第四MOS电晶体,其为N通道型式MOS电晶体或P通道型 式MOS电晶体,具有与上述第二节连接的闸极,其中 上述第三MOS电晶体之源极和汲极中之一者连接至 上述第四MOS电晶体之源极和汲极中之一者,并且上 述第三MOS电晶体之源极和汲极中之另一者则连接 至上述第四MOS电晶体之源极和汲极中之另一者; 第五MOS电晶体,其为P通道型式,具有与电源线连接 的源极、与上述第一MOS电晶体的汲极连接的汲极 、与上述第一MOS电晶体的闸极连接的闸极;以及 第六MOS电晶体,其为P通道型式,具有与电源线连接 的源极、与上述第二MOS电晶体的汲极连接的汲极 、与上述第二MOS电晶体的闸极连接的闸极。 7.如申请专利范围第6项所述之半导体记忆装置,其 中上述第三MOS电晶体之源极和汲极中之一者与上 述第四MOS电晶体之源极和汲极中之一者所连接的 节点,系连接于接地线或电源线。 图式简单说明: 第1图是构成第一实施例的半导体记忆装置的SRAM 记忆胞的电路图; 第2图是构成第二实施例的半导体记忆装置的SRAM 记忆胞的电路图; 第3图是构成第三实施例的半导体记忆装置的SRAM 记忆胞的电路图; 第4图是构成第四实施例的半导体记忆装置的SRAM 记忆胞的电路图; 第5图是构成第五实施例的半导体记忆装置的SRAM 记忆胞的电路图的一个例子; 第6图是构成第五实施例的半导体记忆装置的SRAM 记忆胞的电路图的一个例子; 第7图是构成第五实施例的半导体记忆装置的SRAM 记忆胞的电路图的一个例子; 第8图是构成第七实施例的半导体记忆装置的SRAM 记忆胞的电路图的一个例子; 第9图是构成第七实施例的半导体记忆装置的SRAM 记忆胞的电路图的一个例子; 第10图是构成第七实施例的半导体记忆装置的SRAM 记忆胞的电路图的一个例子; 第11图是构成第七实施例的半导体记忆装置的SRAM 记忆胞的电路图的一个例子; 第12图是构成第七实施例的半导体记忆装置的SRAM 记忆胞的电路图的一个例子; 第13图是构成第七实施例的半导体记忆装置的SRAM 记忆胞的电路图的一个例子; 第14图是构成第八实施例的半导体记忆装置的SRAM 记忆胞的电路图的一个例子; 第15图是构成第八实施例的半导体记忆装置的SRAM 记忆胞的电路图的一个例子; 第16图是构成第八实施例的半导体记忆装置的SRAM 记忆胞的电路图的一个例子; 第17图是构成第八实施例的半导体记忆装置的SRAM 记忆胞的电路图的一个例子; 第18图是构成第八实施例的半导体记忆装置的SRAM 记忆胞的电路图的一个例子; 第19图是构成第八实施例的半导体记忆装置的SRAM 记忆胞的电路图的一个例子; 第20图是习知的CMOS型SRAM的记忆胞的电路图;以及 第21图为习知的CMOS反相器电路的电路图。