发明名称 |
Digital Phase-Locked Loop with Master-Slave Modes |
摘要 |
A digital phase locked loop (DPLL) for providing clock synchronization in backplane bus systems has a loop filter with selectable high and low bandwidth modes. The DPLL is thus capable of respectively attenuating or tracking jitter from an input reference clock.
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申请公布号 |
US2004208256(A1) |
申请公布日期 |
2004.10.21 |
申请号 |
US20030249515 |
申请日期 |
2003.04.16 |
申请人 |
SPIJKER MENNO TJEERD;MITRIC KRSTE |
发明人 |
SPIJKER MENNO TJEERD;MITRIC KRSTE |
分类号 |
H03L7/093;H03L7/18;H04J3/06;(IPC1-7):H04L27/10 |
主分类号 |
H03L7/093 |
代理机构 |
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代理人 |
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主权项 |
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地址 |
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