| 摘要 |
一种用于积体电路(IC)的时序除错工具，其能改变主要时脉讯号之可控制数量时脉周期之选取边缘的相位差。该除错工具能辨识、区隔及分析积体电路上的时序问题。积体电路包括可程式时脉相位差逻辑，以将一程式化相位差量施加于一时脉讯号之选取边缘。除错系统包括时脉控制逻辑，其更包括一延迟方块及测试逻辑。该延迟方块系用于延迟第一时脉讯号之选取数量的转态，以提供第二时脉讯号，其中第二时脉讯号之每一选取转态会依据一同步讯号，被延迟一预设相位差量或一程式化相位差量。测试逻辑能动态地控制此同步讯号，并动态地将该选取相位差量程式化。 |
