| 主权项 |
1.一种于一半导体基底(semiconductor substrate)之上制作至少一半绝缘区域(semi-insulating region)的方法,该方法包含有下列步骤:于该半导体基底之上方(above the semiconductor substrate)形成至少一第一罩幕(first mask),且该第一罩幕遮盖(block)住该半绝缘区域;于该半导体基底之表面(on a surface of the semiconductorsubstrate)形成一第二罩幕(second mask),且该第二罩幕覆盖(cover)住该半绝缘区域;利用该第二罩幕以及该第一罩幕作为阻挡遮罩(particle hindering masks),以于该半绝缘区域中植入(implant)一高能量粒子束(high energy beam of particles);以及去除该第二罩幕。2.如申请专利范围第1项之方法,其中该半导体基底包含有一矽(Silicon)基底、一锗(Germanium)基底、一砷化镓(Gallium Arsenide)基底、一矽锗(Silicon Germanium)基底、一磷化铟(Indium Phosphide)基底、一氮化镓(Gallium Nitride)基底、一碳化矽(Silicon Carbide)基底或是一矽覆绝缘(silicon on insulator, SOI)基底。3.如申请专利范围第1项之方法,其中该半导体基底之表面包含有复数个不相邻(nonadjacent)之非绝缘区域(non-insulating region)。4.如申请专利范围第3项之方法,其中该第一罩幕(first mask)之中定义有复数个不相邻之第一图案(first pattern),各该第一图案系用来定义各该不相邻之非绝缘区域。5.如申请专利范围第4项之方法,其中该第一图案具有复数个厚度。6.如申请专利范围第3项之方法,其中该第二罩幕(second mask)之中定义有复数个不相邻之第二图案(second pattern),各该第二图案系用来定义各该不相邻之非绝缘区域。7.如申请专利范围第6项之方法,其中该第二图案具有复数个厚度。8.如申请专利范围第1项之方法,其中于该半绝缘区域中植入该高能量粒子束,系用来破坏(damage)该半绝缘区域内一定深度(specific depth)之该半导体基底之结构(structure),进而增加(increase)该半绝缘区域内该半导体基底之电阻値(resistivity)。9.如申请专利范围第1项之方法,其中该半导体基底之表面上另包含有至少一第一绝缘层(first isolationlayer)。10.如申请专利范围第9项之方法,其中于该半导体基底之表面以及该第一绝缘层之间另包含有至少一主动元件(active device)以及至少一被动元件(passive device)。11.如申请专利范围第10项之方法,其中该主动元件(active device)包含有一金属氧化物半导体电晶体(metal-oxide-semiconductor transistor)、一双载子电晶体(bipolar junction transistor)或是一功率放大器(poweramplifier),该被动元件(passive device)包含有一天线(antenna)、一高品质因数电感(high Q inductor)、一分功器(power divider)、一滤波器(filter)、一谐振器(resonator)、一传输线(transmission line)或是一耦合器(coupler)。12.如申请专利范围第10项之方法,其中该第二罩幕系为一复合层(composite layer),且该复合层系由一图案化光阻层(patterned photoresist layer)以及一第二绝缘层上下堆叠而成。13.如申请专利范围第12项之方法,其中该第二绝缘层包含有一利用低温(low temperature)制程所形成之氧化矽层(silicon oxide layer, SiOx layer, 0<x≦2.0)、氮化矽层(silicon nitride layer, SiNy layer, 0<y≦1.33)或是氮氧化矽层(silicon oxynitride layer, SiOx Ny layer, 0<x≦2.0, 0<y≦1.33)。14.如申请专利范围第13项之方法,其中于形成该第二绝缘层之前另包含有一多重金属化制程(multilevel metallization process),以将该主动元件以及该被动元件电连接(electrically connect)至至少一焊接垫(bonding pad)、至少一金属导线(metal line)或是至少一金属内连线(interconnect)。15.如申请专利范围第13项之方法,其中于形成该第二绝缘层之前另包含有一下层金属化制程(lowerlevel metallization process),且于去除该第二罩幕之后另包含有一上层金属化制程(upper level metallizationprocess),以将该主动元件以及该被动元件电连接至至少一焊接垫、至少一金属导线或是至少一金属内连线。16.如申请专利范围第10项之方法,其中于去除该第二罩幕之后另包含有一多重金属化制程(multilevelmetallization process),以将该主动元件以及该被动元件电连接(electrically connect)至至少一焊接垫(bondingpad)、至少一金属导线(metal line)或是至少一金属内连线(interconnect)。17.如申请专利范围第10项之方法,其中该半绝缘区域内之该半导体基底之上以及该元件之间另包含有至少一第三绝缘层(third isolation layer)。18.如申请专利范围第1项之方法,其中该第一罩幕包含有一图案化之挡片(patterned dummy wafer)或是一具有高原子量(high atomic weight)之金属板。19.如申请专利范围第18项之方法,其中该挡片包含有一矽(Silicon)基底、一锗(Germanium)基底、一砷化镓(Gallium Arsenide)基底、一矽锗(Silicon Germanium)基底、一磷化铟(Indium Phosphide)基底、一氮化镓(GalliumNitride)基底、一碳化矽(Silicon Carbide)基底或是一矽覆绝缘(silicon on insulator, SOI)基底。20.如申请专利范围第1项之方法,其中该第二罩幕系为一图案化之光阻层(patterned photoresist layer)。21.如申请专利范围第1项之方法,其中该高能量粒子包含有质子(protons)、氢粒子(hydrogen atoms)、氘粒子(deuterons)、氚粒子(tritons)、粒子(alpha particles)、分子型式之氮离子(molecular nitrogen ions)或是分子型式之氧离子(molecular oxygen ions)。22.如申请专利范围第1项之方法,其中于该半绝缘区域中植入该高能量粒子束,系用来使该高能量粒子束穿透(penetrate through)位于该半绝缘区域以外之该半导体基底,以防止(prevent)位于该半绝缘区域以外之该半导体基底之结构(structure)被破坏(beingdamaged)。23.如申请专利范围第22项之方法,其中被该高能量粒子穿透之该半导体基底系为非绝缘(not insulated)。24.一种于一半导体基底(semiconductor substrate)之内制作至少一半绝缘区域(semi-insulating region)的方法,该方法包含有下列步骤:于该半导体基底之上方(above the semiconductor substrate)形成至少一罩幕(mask),且该罩幕遮盖(block)住该半绝缘区域;以及利用该罩幕作为阻挡遮罩(particle hindering mask),对该半导体基底植入(implant)一高能量粒子束(highenergy beam of particles)。25.如申请专利范围第24项之方法,其中该半导体基底包含有一矽(Silicon)基底、一锗(Germanium)基底、一砷化镓(Gallium Arsenide)基底、一矽锗(SiliconGermanium)基底、一磷化铟(Indium Phosphide)基底、一氮化镓(Gallium Nitride)基底、一碳化矽(Silicon Carbide)基底或是一矽覆绝缘(silicon on insulator, SOI)基底。26.如申请专利范围第24项之方法,其中该半导体基底之表面包含有复数个不相邻(nonadjacent)之非绝缘区域(non-insulating region)。27.如申请专利范围第26项之方法,其中该罩幕之中定义有复数个不相邻之图案(pattern),各该图案系用来定义各该不相邻之非绝缘区域。28.如申请专利范围第27项之方法,其中该图案具有复数个厚度。29.如申请专利范围第24项之方法,其中于该半导体基底中植入该高能量粒子束,系用来破坏(damage)该半绝缘区域内一定深度(specific depth)之该半导体基底之结构(structure),进而增加(increase)该半绝缘区域内该半导体基底之电阻値(resistivity)。30.如申请专利范围第24项之方法,其中该半导体基底之表面另包含有至少一第一绝缘层(first isolationlayer)。31.如申请专利范围第30项之方法,其中于该半导体基底之表面以及该第一绝缘层之间另包含有至少一主动元件(active device)以及至少一被动元件(passive device)。32.如申请专利范围第31项之方法,其中该主动元件(active device)包含有一金属氧化物半导体电晶体(metal-oxide-semiconductor transistor)、一双载子电晶体(bipolar junction transistor)或是一功率放大器(poweramplifier),该被动元件(passive device)包含有一天线(antenna)、一高品质因数电感(high Q inductor)、一分功器(power divider)、一滤波器(filter)、一谐振器(resonator)、一传输线(transmission line)或是一耦合器(coupler)。33.如申请专利范围第31项之方法,其中于对该半导体基底植入该高能量粒子束之后另包含有一多重金属化制程(multilevel metallization process),以将该主动元件以及该被动元件电连接(electrically connect)至至少一焊接垫(bonding pad)、至少一金属导线(metalline)或是至少一金属内连线(interconnect)。34.如申请专利范围第31项之方法,其中于对该半导体基底植入该高能量粒子束之前另包含有一多重金属化制程(multilevel metallization process),以将该主动元件以及该被动元件电连接至至少一焊接垫(bonding pad)、至少一金属导线(metal line)或是至少一金属内连线(interconnect)。35.如申请专利范围第31项之方法,其中于对该半导体基底植入该高能量粒子束之前另包含有一下层金属化制程(lower level metallization process),于对该半导体基底植入该高能量粒子束之后另包含有一上层金属化制程(upper level metallization process),以将该主动元件以及该被动元件电连接至至少一焊接垫、至少一金属导线或是至少一金属内连线。36.如申请专利范围第24项之方法,其中该罩幕包含有至少一图案化之挡片(patterned dummy wafer)或是至少一具有高原子量(high atomic weight)之金属板。37.如申请专利范围第36项之方法,其中该挡片包含有一矽(Silicon)基底、一锗(Germanium)基底、一砷化镓(Gallium Arsenide)基底、一矽锗(Silicon Germanium)基底、一磷化铟(Indium Phosphide)基底、一氮化镓(GalliumNitride)基底、一碳化矽(Silicon Carbide)基底或是一矽覆绝缘(silicon on insulator, SOI)基底。38.如申请专利范围第24项之方法,其中该高能量粒子包含有质子(protons)、氢粒子(hydrogen atoms)、氘粒子(deuterons)、氚粒子(tritons)、粒子(alpha particles)、分子型式之氮离子(molecular nitrogen ions)或是分子型式之氧离子(molecular oxygen ions)。39.如申请专利范围第24项之方法,其中该罩幕系用以降低(reduce)该高能量粒子束之植入能量(energy),以破坏(damage)位于该半绝缘区域内一定深度(specific depth)之该半导体基底之结构(structure),进而增加(increase)位于该半绝缘区域内之该半导体基底之电阻値(resistivity)。40.如申请专利范围第24项之方法,其中对该半导体基底植入该高能量粒子束,系用来使该高能量粒子束穿透(penetrate through)位于该半绝缘区域以外之该半导体基底,以防止(prevent)位于该半绝缘区域以外之该半导体基底之结构(structure)被破坏(being damaged)。41.一种于一半导体基底(semiconductor substrate)之内制作至少一半绝缘区域(semi-insulating region)的方法,该方法包含有下列步骤:于该半导体基底之表面(on a surface of the semiconductorsubstrate)形成一罩幕(mask),且该罩幕覆盖(cover)住该半绝缘区域;利用该罩幕作为阻挡遮罩(particle hindering mask),对该半导体基底植入(implant)一高能量粒子束(highenergy beam of particles);以及去除该罩幕。42.如申请专利范围第41项之方法,其中该半导体基底包含有一矽(Silicon)基底、一锗(Germanium)基底、一砷化镓(Gallium Arsenide)基底,一矽锗(Silicon Germanium)基底、一磷化铟(Indium Phosphide)基底、一氮化镓(Gallium Nitride)基底、一碳化矽(Silicon Carbide)基底或是一矽覆绝缘(silicon on insulator, SOI)基底。43.如申请专利范围第41项之方法,其中该半导体基底之表面包含有复数个不相邻(nonadjacent)之非绝缘区域(non-insulating region)。44.如申请专利范围第43项之方法,其中该罩幕之中定义有复数个不相邻之图案(pattern),各该图案系用来定义各该不相邻之非绝缘区域。45.如申请专利范围第44项之方法,其中该图案具有复数个厚度。46.如申请专利范围第41项之方法,其中于该导体基底中植入该高能量粒子束,系用来破坏(damage)该半绝缘区域内一定深度(specific depth)之该半导体基底之结构(structure),进而增加(increase)该半绝缘区域内之该半导体基底之电阻値(resistivity)。47.如申请专利范围第41项之方法,其中该半导体基底之表面另包含有至少一第一绝缘层(first isolationlayer)。48.如申请专利范围第47项之方法,其中于该半导体基底之表面以及该第一绝缘层之间另包含有至少一主动元件(active device)以及至少一被动元件(passive device)。49.如申请专利范围第48项之方法,其中该主动元件(active device)包含有一金属氧化物半导体电晶体(metal-oxide-semiconductor transistor)、一双载子电晶体(bipolar junction transistor)或是一功率放大器(poweramplifier),该被动元件(passive device)包含有一天线(antenna)、一高品质因数电感(high Q inductor)、一分功器(power divider)、一滤波器(filter)、一谐振器(resonator)、一传输线(transmission line)或是一耦合器(coupler)。50.如申请专利范围第48项之方法,其中于对该半导体基底植入该高能量粒子束之后另包含有一多重金属化制程(multilevel metallization process),以将该主动元件以及该被动元件电连接(electrically connect)至至少一焊接垫(bonding pad)、至少一金属导线(metalline)或是至少一金属内连线(interconnect)。51.如申请专利范围第48项之方法,其中于对该半导体基底植入该高能量粒子束之前另包含有一多重金属化制程(multilevel metallization process),以将该主动元件以及该被动元件电连接至至少一焊接垫(bonding pad)、至少一金属导线(metal line)或是至少一金属内连线(interconnect)。52.如申请专利范围第48项之方法,其中于对该半导体基底植入该高能量粒子束之前另包含有一下层金属化制程(lower level metallization process),于对该半导体基底植入该高能量粒子束之后另包含有一上层金属化制程(upper level metallization process),以将该主动元件以及该被动元件电连接至至少一焊接垫、至少一金属导线或是至少一金属内连线。53.如申请专利范围第41项之方法,其中该罩幕系为一图案化之光阻层((patterned photoresist layer)。54.如申请专利范围第41项之方法,其中该高能量粒子包含有质子(protons)、氢粒子(hydrogen atoms)、氘粒子(deuterons)、氚粒子(tritons)、粒子(alpha particles)、分子型式之氮离子(molecular nitrogen ions)或是分子型式之氧离子(molecular oxygen ions)。55.如申请专利范围第41项之方法,其中该罩幕系用以降低(reduce)该高能量粒子束之植入能量(energy),以破坏(damage)位于该半绝缘区域内一定深度(specific depth)之该半导体基底之结构(structure),进而增加(increaae)位于该半绝缘区域内之该半导体基底之电阻値(resistivity)。56.如申请专利范围第41项之方法,其中对该半导体基底植入该高能量粒子束,系用来使该高能量粒子束穿透(penetrate through)位于该半绝缘区域以外之该半导体基底,以防止(prevent)位于该半绝缘区域以外之该半导体基底之结构(structure)被破坏(being)damaged)。图式简单说明:图一至图二为习知制作一通讯晶片的方法示意图。图三至图四为习知制作另一通讯晶片的方法示意图。图五至图九为本发朋第一实施例中利用一半绝缘区域制作一通讯晶片的方法示意图。图十为本发明第二实施例中利用一半绝缘区域制作一通讯晶片的方法示意图。图十一为本发明第三实施例中利用一半绝缘区域制作一通讯晶片的方法示意图。图十二为本发明第四实施例中利用一半绝缘区域制作一通讯晶片的方法示意图。图十三为本发明第五实施例中利用一半绝缘区域制作一通讯晶片的方法示意图。图十四为本发明中弱化诱发电流效应的方法示意图。图十五为本发明中封闭诱发电流的方法示意图。 |
