| 主权项 |
1.一种无场氧化绝缘架构快闪记忆体单元的制造方法,包括:提供一半导体基底;依序形成一第一介电层、一第一导电层及一罩幕层于该半导体基底上;于该罩幕层内形成复数个沿第一方向延伸之第一元件图案;去除未为该等第一元件图案遮蔽之该第一介电层及第一导电层直至露出该半导体基底,以形成复数个经图案化之第一介电层及第一导电层所构成之第一元件;施行一第一离子布植程序,以于该等第一元件间之半导体基底内分别形成复数个第一掺杂区以隔离该等第一元件;形成一第二介电层于该等第一元件间;去除该等第一元件上之罩幕层,以露出该等第一导电层;形成复数个沿第一方向延伸之第二导电层,分别覆盖于该等第一导电层及部份该等第二介电层上;依序形成一第三介电层及一第三导电层毯覆地覆盖于该等第二介电层及第二导电层并定义该第三介电层及该第三导电层以形成复数个沿第二方向延伸之字元线,并同时去除未为该等字元线所覆盖之部分该等第一元件,以构成复数个为上述第一掺杂区隔离之记忆单元;以及施行一第二离子布植程序,以形成复数个源极/汲极区于该等记忆单元之两侧。2.如申请专利范围第1项所述之无场氧化绝缘架构快闪记忆体单元的制造方法,其中该半导体基底为一p型矽基底。3.如申请专利范围第1项所述之无场氧化绝缘架构快闪记忆体单元的制造方法,其中该第一方向大体正交于该第二方向。4.如申请专利范围第1项所述之无场氧化绝缘架构快闪记忆体单元的制造方法,其中于形成该第一介电层于该半导体基底上前,更包括对该半导体基底表面所进行之一临界电压离子布植程序(Vt implant)。5.如申请专利范围第1项所述之无场氧化绝缘架构快闪记忆体单元的制造方法,其中该记忆单元内之该第一导电层与该第二导电层更构成一浮置闸极。6.如申请专利范围第1项所述之无场氧化绝缘架构快闪记忆体单元的制造方法,其中位于该记忆单元内部分该字元线内的该第三导电层为一控制闸极。7.如申请专利范围第1项所述之无场氧化绝缘架构快闪记忆体单元的制造方法,其中该第一导电层材质为经n型掺杂之复晶矽。8.如申请专利范围第1项所述之无场氧化绝缘架构快闪记忆体单元的制造方法,其中该第二导电层材质为经n型掺杂之复晶矽。9.如申请专利范围第1项所述之无场氧化绝缘架构快闪记忆体单元的制造方法,其中该第三导电层材质为经n型掺杂之复晶矽。10.如申请专利范围第1项所述之无场氧化绝缘架构快闪记忆体单元的制造方法,其中该罩幕层材质为氮化矽。11.如申请专利范围第1项所述之无场氧化绝缘架构快闪记忆体单元的制造方法,其中该等第一掺杂区为P型掺杂区,且具有介于11013~51015原子/每平方公分之掺杂浓度。12.如申请专利范围第1项所述之无场氧化绝缘架构快闪记忆体单元的制造方法,其中于施行该第一离子布植程序前,更包括下列步骤:施行一轻度离子布植程序,以于该等第一元件间之半导体基底内形成复数个轻度掺杂区;以及形成一氧化层于该等半导体基底表面。13.如申请专利范围第12项所述之无场氧化绝缘架构快闪记忆体单元的制造方法,其中该等轻度掺杂区为p型掺杂区,且具有介于11013~11015原子/每平方公分之掺杂浓度。14.如申请专利范围第1项所述之无场氧化绝缘架构快闪记忆体单元的制造方法,其中该第三介电层为一氧化矽-氮化矽-氧化矽层(ONO layer)。15.如申请专利范围第1项所述之无场氧化绝缘架构快闪记忆体单元的制造方法,其中于施行该第二离子布植程序前,更包括下列步骤:施行一浅源极/汲极布植程序,以于该等记忆单元间之半导体基底内形成复数个轻度掺杂之源极/汲极区;以及形成复数个间隔物,分别位于该等记忆单元之两侧。16.如申请专利范围第15项所述之无场氧化绝缘架构快闪记忆体单元的制造方法,其中该等轻度掺杂之源极/汲极区为n型掺杂区,且具有介于11013~11015原子/每平方公分之掺杂浓度。17.如申请专利范围第15项所述之无场氧化绝缘架构快闪记忆体单元的制造方法,其中该等间隔物材质为二氧化矽或氮化矽。18.如申请专利范围第1项所述之无场氧化绝缘架构快闪记忆体单元的制造方法,其中该等记忆单元系由为该等字元线所覆盖之部分该等第一元件、该等第二导电层与部分该等字元线所构成。19.一种无场氧化绝缘架构快闪记忆体单元,包括:一半导体基底;复数个记忆体单元,分别设置于该半导体基底上,其中各记忆体单元包括依序堆叠于该半导体基底上之一隧穿氧化层、一浮置闸极、一闸间介电层以及一控制闸极;复数个源极/汲极区,形成于该等记忆体单元之两侧之半导体基底内;以及复数个掺杂区,分别设置于该等记忆体单元之间之半导体基底内,以电性隔离该等记忆体单元。20.如申请专利范围第19项所述之无场氧化绝缘架构快闪记忆体单元,其中该半导体基底为一p型半导体基底,而该掺杂区为一p型掺杂区,具有介于11013~51015原子/每平方公分之掺杂浓度。21.如申请专利范围第19项所述之无场氧化绝缘架构快闪记忆体单元,更包括一隔离层,分别位于各掺杂区之上。22.如申请专利范围第21项所述之无场氧化绝缘架构快闪记忆体单元,其中该隔离层材质为二氧化矽。23.如申请专利范围第21项所述之无场氧化绝缘架构快闪记忆体单元,其中该浮置闸极部分覆盖于该隔离层。图式简单说明:第1A~1B图为一系列侧视图,用以说明习知之快闪记忆体单元之结构。第2A~2M图为一系列侧视图,用以说明本发明之无场氧化绝缘架构快闪记忆体单元的制程流程。第3A~3F图为一系列俯视图,分别侧视图第2B、2C、2F、2G、2I及2M图之相对应俯视结构。 |
