| 主权项 |
1.一种系统晶片半导体装置之制造方法,该系统晶片半导体装置包含一CMOS逻辑电路部位与一DRAM部位,该方法包含以下步骤:形成至少一第一电晶体于一基板上之该CMOS逻辑电路部位处;形成至少一第二电晶体于该基板上之该DRAM部位处;形成一层间膜于该基板上之该CMOS逻辑电路部位处、与该基板上之该DRAM部位处,其并覆盖该至少第一电晶体与该至少第二电晶体;藉由移除该DRAM部位处之该层间膜之一部位而形成一沟槽于该层间膜中;形成一第一多晶矽膜于该CMOS逻辑电路部位与该DRAM部位处之该层间膜的一上表面上,并形成一第二多晶矽膜于该DRAM部位处该沟槽之一内壁上;形成一第一HSG于该第一多晶矽膜之一表面上,并形成一第二HSG于该第二多晶矽膜之一表面上;以及移除该第一HSG与该第一多晶矽膜。2.如申请专利范围第1项之系统晶片半导体装置之制造方法,其中,该至少一第一电晶体之形成步骤包含有一形成一第一闸极绝缘层之步骤,且该至少一第二电晶体之形成步骤包含有一形成一第二闸极绝缘层之步骤,且该第一闸极绝缘层较该第二闸极绝缘层为薄。3.如申请专利范围第2项之系统晶片半导体装置之制造方法,其中,该至少一第二电晶体包含有一周边电路电晶体与一切换电晶体,且该周边电路电晶体与该切换电晶体具有相类似的结构。4.如申请专利范围第3项之系统晶片半导体装置之制造方法,其中,形成一层间膜之该步骤包含有下列步骤:形成一包含有一氧化矽层之第一层间膜;以及接着并形成一包含有一BPSG膜之第二层间膜。5.如申请专利范围第4项之系统晶片半导体装置之制造方法,其进一步包含以下步骤:形成一开孔于该切换电晶体之一扩散区域上的该第一层间膜中;以及形成一电容电极于该第一层间膜之该开孔中,其中,该电容电极系连接于该切换电晶体之该扩散区域。6.如申请专利范围第5项之系统晶片半导体装置之制造方法,其中,该沟槽系形成在该第二层间膜上,而该第二多晶矽系连接于该电容电极。7.如申请专利范围第6项之系统晶片半导体装置之制造方法,其进一步包含以下步骤:形成一第一光阻层于该第一HSG上,并形成一第二光阻层于该第二HSG上;以及移除该第一光阻以暴露出该第一HSG。8.如申请专利范围第7项之系统晶片半导体装置之制造方法,其进一步包含下列步骤:在移除该第一光阻层之步骤后,形成一电容膜于该第一HSG上;以及形成一上侧电极于该电容膜上。9.如申请专利范围第8项之系统晶片半导体装置之制造方法,其中,该电容膜包含一Ta2O5膜;以及该方法并进一步包含在形成该上侧电极之前、形成一TiN膜于该Ta2O5膜上之步骤。10.如申请专利范围第2项之系统晶片半导体装置之制造方法,其中,形成该至少一第一电晶体之步骤进一步包含以下步骤:形成一包含多晶矽之第一闸极电极;以及以硼掺杂于第一闸极电极之多晶矽,其中,该至少一第一电晶体包含一P通道电晶体,该P通道电晶体则包含该第一闸极。11.如申请专利范围第10项之系统晶片半导体装置之制造方法,其中,形成该至少一第一电晶体之步骤进一步包含以下步骤:形成一包含多晶矽之第二闸极电极;以磷掺杂于第二闸极电极之多晶矽,其中,该至少一第一电晶体包含一N通道电晶体,该N通道电晶体包含该第二闸极。12.如申请专利范围第2项之系统晶片半导体装置之制造方法,其中,形成一层间膜之该步骤包含形成一BPSG膜之步骤。13.如申请专利范围第12项之系统晶片半导体装置之制造方法,其中,形成一层间膜之该步骤进一步包含一步骤:在形成该BPSG膜之前先形成一氧化矽层,其中,该BPSG膜系形成在该氧化矽膜上。14.如申请专利范围第2项之系统晶片半导体装置之制造方法,其中,该DRAM部位包含一记忆体单元部位与一周边电路部位,且该记忆体单元部位之一表面积为该DRAM部位与该CMOS逻辑电路部位之表面积的10-25%。15.如申请专利范围第14项之系统晶片半导体装置之制造方法,其中,该记忆体单元部位之该表面积系该DRAM部位之表面积的50-60%。16.一种系统晶片半导体装置之制造方法,该系统晶片半导体装置包含一CMOS逻辑电路部位与一DRAM部位,该DRAM部位包含一圆柱体型态电容,该方法包含以下步骤:形成一第一电晶体于一基板上之该CMOS逻辑电路部位处;形成一第二电晶体于该基板上之该DRAM部位处;形成一层间膜于该基板上之该CMOS逻辑电路部位处、与该基板上之该DRAM部位处,其并覆盖该第一电晶体与该第二电晶体;藉由移除该DRAM部位处该层间膜之一部位而形成一沟槽于该层间膜中;形成一多晶矽膜于该CMOS逻辑电路部位与该DRAM部位处该层间膜上、以及该DRAM部位处该沟槽之一内壁上;形成一HSG于该多晶矽膜之一表面上;以及从该层间膜之一上表面上移除该HSG与该多晶矽膜,并保留位于该沟槽中该HSG之至少一部位、以及保留位于该沟槽中该多晶矽之至少一部位。17.如申请专利范围第16项之系统晶片半导体装置制造方法,其中,该第一电晶体之形成步骤包含有一形成一第一闸极绝缘层之步骤,该第二电晶体之形成步骤包含有一形成一第二闸极绝缘层之步骤,且该第一闸极绝缘层较该第二闸极绝缘层为薄。18.如申请专利范围第17项之系统晶片半导体装置之制造方法,其中,该第一电晶体之形成步骤进一步包含以下步骤:形成一包含多晶矽之第一闸极电极;以及掺杂硼于第一闸极电极之多晶矽,其中,该第一电晶体包含一P通道电晶体,该P通道电晶体则包含该第一闸极。19.如申请专利范围第17项之系统晶片半导体装置之制造方法,其中,形成该层间膜之该步骤包含一形成一BPSG膜之步骤。图式简单说明:图1之侧剖面图系用以显示具圆柱体结构之电容元件的习用DRAM。图2之侧剖面图系用以显示具堆叠结构之电容元件的习用DRAM。图3A-3G之侧剖面图系用以显示一半导体装置之制造流程,该装置具有一习知圆柱体结构电容元件。图4之侧剖面图系用以显示一半导体装置之制造流程,该装置具有一习知圆柱体结构电容元件。图5A-5D之侧剖面图系用以显示一半导体装置之制造流程,该装置具有一习知堆叠结构电容元件。图6A系用以显示在一半导体装置元件之配置例子中,一习用DRAM的俯视图。图6B系用以显示在一半导体装置元件之配置例子中,一混合配置有CMOS逻辑电路部位与DRAM部位之半导体装置的俯视图。图7A-7G系根据本发明之半导体装置制造程序的侧剖面图。 |
