| 主权项 |
1.一种同步SRAM相容记忆体,其中该同步SRAM相容记忆体具有由排列于行列矩阵上的多数个DRAM晶胞所组成之DRAM记忆体阵列,并与用于同时提供横列地址与纵行地址的外部系统相邻接,而该DRAM晶胞需要以规律的时间间隔进行更新作业,以保持储存于其中的资料,该同步SRAM相容记忆体包含有:该DRAM阵列;资料输入/输出单元,其用于控制输入/输出资料至/自该DRAM阵列;地址输入单元,其用于在已发出特定有效地址讯号的情况下,输入现有页框的横列地址与纵行地址,且该地址系同步于特定的外部时脉讯号而进行输入;资料串地址产生单元,其用于产生纵行地址的序列变化资料串地址,且该资料串地址系同步于外部时脉讯号而进行变化;状态控制单元,其用于产生启动该资料串地址产生单元的资料串启动讯号、控制该资料输入/输出单元,并于该记忆体阵列进行先前页框的存取作业时产生第一逻辑状态的等待指示讯号,而该先前页框的存取作业包含有在现有页框的有效地址讯号发出前所进行的写入存取作业与更新作业;更新计时器,其用于产生以规律时间间隔发出的更新请求讯号;以及更新控制单元,其用于响应该更新请求讯号以控制该DRAM记忆体阵列的更新作业,而当该DRAM记忆体阵列正在进行资料串存取作业时,则会在该资料串存取作业完成后才进行更新作业。2.如申请专利范围第1项之同步SRAM相容记忆体,其中该等待指示讯号代表进行纵行迟滞作业时的第一逻辑状态。3.如申请专利范围第1项之同步SRAM相容记忆体,其中该更新控制单元更包含有用于发出更新驱动讯号的更新驱动讯号产生单元,其中该更新驱动讯号会对更新请求讯号产生响应以启动DRAM记忆体阵列的更新作业,而该更新驱动讯号的发出会为特定更新遮蔽讯号的发出所制止。4.如申请专利范围第3项之同步SRAM相容记忆体,其中该更新控制单元更包含有用于产生更新遮蔽讯号的更新遮蔽讯号产生单元,其中该更新遮蔽讯号会对用于启动同步SRAM相容记忆体的晶片启动讯号产生响应而被启动,并对资料串存取作业的完成产生响应而被开闭。5.如申请专利范围第4项之同步SRAM相容记忆体,其中该状态控制单元包含有:晶片启动侦测机构,其用于侦测所发出的晶片启动讯号;以及资料串终止侦测机构,其用于侦测资料串存取作业的终止。6.如申请专利范围第1项之同步SRAM相容记忆体,其中该资料输入/输出单元会与外部时脉讯号同步,而接收并储存由外部所提供的资料,并将所储存的输入资料写入DRAM记忆体阵列中,然而当正在进行先前页框的存取作业时,则会延后到完成先前页框的存取作业之后才将所储存的输入资料写入。7.如申请专利范围第6项之同步SRAM相容记忆体,其中该资料输入/输出单元更包含有先进先出缓冲器(First-In,First-Out(FIFO) buffer),以用于储存所接收的输入资料,并将所接收的输入资料写入DRAM记忆体阵列中,而所接收的输入资料系依接收顺序写入DRAM记忆体阵列中。8.一种用于驱动同步SRAM相容记忆体的方法,其中该同步SRAM相容记忆体具有由排列于行列矩阵上的多数个DRAM晶胞所组成之DRAM记忆体阵列,并与用于同时提供横列地址与纵行地址的外部系统相邻接,而该DRAM晶胞需要以规律的时间间隔进行更新作业,以保持储存于其中的资料,该同步SRAM相容记忆体的驱动方法包含有:(A)输入有效地址讯号,其中当发出有效地址讯号时,便可有效地输入现有页框的横列与纵行地址,而当未发出有效地址讯号时,便未能有效地输入现有页框的横列与纵行地址;(B)当侦测到已发出有效地址讯号时,决定是否进行先前页框的存取作业;(C)当依据步骤(B)的决定结果进行先前页框的存取作业时,会产生第一逻辑状态的等待指示讯号,并将该等待指示讯号提供至外部,而等待先前页框完成存取作业;(D)当依据步骤(B)的决定结果而进行之先前页框的存取作业完成时,进行资料串存取作业,其中用于选择DRAM记忆体阵列之纵行的资料串地址会与外部时脉讯号同步变化;其中该先前页框的存取作业包含有在发出现有页框的有效地址讯号之前所进行的写入存取作业与更新作业。9.如申请专利范围第8项之方法,更包含有在进行纵行迟滞作业时,提供第一逻辑状态之等待指示讯号的步骤。10.如申请专利范围第8项之方法,更包含有当步骤(B)的决定结果为不进行先前页框的存取作业时,进行资料串存取作业的步骤。11.如申请专利范围第8项之方法,更包含有当资料串存取作业完成时,该同步SRAM相容记忆体进入闲置状态的步骤。12.如申请专利范围第8项之方法,更包含有的步骤为:以规律的时间间隔发出请求DRAM记忆体阵列进行更新作业的更新请求讯号;以及当在资料串存取作业期间发出更新请求讯号时,则会在资料串存取作业完成后才进行更新作业。13.如申请专利范围第8项之方法,更包含有的步骤为:与外部时脉讯号同步,而接收由外部所提供的输入资料;将所接收的输入资料储存在安装于内部的缓冲器中;以及将储存在缓冲器中之所接收的输入资料写入DRAM记忆体阵列内,然而当正在进行先前页框的存取作业时,则会延后到完成先前页框的存取作业之后才将所接收的输入资料写入。14.如申请专利范围第13项之方法,其中所接收的输入资料系以FIFO的方式进行写入。图式简单说明:第1图为根据本发明实施例之同步SRAM相容记忆体的概念方块图;第2图为第1图之DRAM记忆体阵列中所包含之记忆晶胞的图式;第3图系详细表示第1图所示之状态控制单元与更新控制单元之交互作业的图式;第4图系根据本发明实施例之同步SRAM相容记忆体的状态改变的状态图;第5图系根据本实施例之同步SRAM相容记忆体的资料串存取作业的读取作业的时间图,其中纵行迟滞未被加长;第6图系根据本实施例之同步SRAM相容记忆体的资料串存取作业的读取作业的时间图,其中纵行迟滞加长一个时脉;以及第7图系根据本实施例之同步SRAM相容记忆体的资料中存取作业的写入作业的时间图。 |
