| 主权项 |
1.一种半导体记忆体,包含: 数个分别具有传输电晶体与驱动电晶体的记忆体 细胞; 数条分别连接到该等传输电晶体之闸极的字线; 一第一驱动电路,该第一驱动电路具有数个用于产 生分别要被供应到该等字线之电压的第一缓冲器; 数条第一基体线,该等第一基体线系分别连接到该 等驱动电晶体与该等传输电晶体的基体;及 一第二驱动电路,该第二驱动电路具有数个用于与 该等第一缓冲器同步地运作俾产生分别要被供应 到该等第一基体线之电压的第二缓冲器。 2.如申请专利范围第1项所述之半导体记忆体,其中 : 该等第二缓冲器中之每一者在一个用于打开该等 传输电晶体之电压被供应到该等字线中之一者时 把一个用于降低该等传输与驱动电晶体之临界値 之电压供应到该等第一基体线中之其之对应的第 一基体线; 该等第二缓冲器中之每一者在一个用于关闭该等 传输电晶体之电压被供应到该等字线中之一者时 把一个用于提升该等传输与驱动电晶体之临界値 之电压供应到该对应的第一基体线。 3.如申请专利范围第2项所述之半导体记忆体,其中 该等第二缓冲器中之每一者在该用于打开该等传 输电晶体之电压被供应到该等字线中之该一者时 把一电源电压供应到该对应的第一基体线。 4.如申请专利范围第2项所述之半导体记忆体,其中 该等第二缓冲器中之每一者在该用于打开该等传 输电晶体之电压被供应到该等字线中之该一者时 把一个第一电压供应到该对应的第一基体线,该第 一电压系比在一基体与该等传输电晶体之源极和 汲极之间,及在一基体与该等驱动电晶体之源极和 汲极之间之各自之pn接面的顺向偏压低。 5.如申请专利范围第4项所述之半导体记忆体,其中 该第一电压系比一电源电压低。 6.如申请专利范围第4项所述之半导体记忆体,其中 该第一电压系比一电源电压高。 7.如申请专利范围第2项所述之半导体记忆体,其中 该等第二缓冲器中之每一者在该用于关闭该等传 输电晶体之电压被供应到该等字线中之该一者时 把一个地电压供应到该对应的第一基体线。 8.如申请专利范围第2项所述之半导体记忆体,更包 含 一用于产生一负电压的负电压产生器,其中 该等第二缓冲器中之每一者在该用于关闭该等传 输电晶体之电压被供应到该等字线中之该一者时 把该负电压供应到该对应的第一基体线。 9.如申请专利范围第8项所述之半导体记忆体,其中 该等第二缓冲器中之每一者在该用于打开该等传 输电晶体之电压被供应到该等字线中之该一者时 把一个地电压供应到该对应的第一基体线。 10.如申请专利范围第1项所述之半导体记忆体,包 含 一个由该等记忆体细胞组成的记忆体细胞阵列,其 中 该第一和第二驱动电路系被配置于该记忆体细胞 阵列的一侧。 11.如申请专利范围第10项所述之半导体记忆体,其 中 该第二驱动电路之该等第二缓冲器中之每一者系 被配置于该第一驱动电路的两个第一缓冲器之间 。 12.如申请专利范围第1项所述之半导体记忆体,包 含 一个由该等记忆体细胞组成的记忆体细胞阵列,其 中 该第一驱动电路系设置于该记忆体细胞阵列的一 侧而该第二驱动电路系设置于该记忆体细胞阵列 的另一侧。 13.如申请专利范围第1项所述之半导体记忆体,其 中: 该等第一基体线系分别连接到第一基体区域,该等 第一基体区域中之每一者系被共有地形成给该等 记忆体细胞中之两相邻的记忆体细胞;及 该等第二缓冲器系分别对应于该等第一基体区域 来被形成。 14.一种半导体记忆体,包含: 数个分别具有传输电晶体与负载电晶体的记忆体 细胞; 数条分别连接到该等传输电晶体之闸极的字线; 一第一驱动电路,该第一驱动电路具有数个分别用 于产生要被供应到该等字线之电压的第一缓冲器; 数条分别连接到该等负载电晶体之基体的第二基 体线;及 一第三驱动电路,该第三驱动电路具有数个与该等 第一缓冲器同步地运作俾分别产生要被供应到该 等第二基体线之电压的第三缓冲器。 15.如申请专利范围第14项所述之半导体记忆体,其 中: 该等第三缓冲器中之每一者在一个用于打开该等 传输电晶体之电压被供应到该等字线中之一者时 把一个用于降低该等负载电晶体之临界値的电压 供应到该等第二基体线中之其之对应的第二基体 线;及 该等第三缓冲器中之每一者在一个用于关闭该等 传输电晶体之电压被供应到该等字线中之该一者 时把一个用于提升该等负载电晶体之临界値的电 压供应到该对应的第二基体线。 16.如申请专利范围第15项所述之半导体记忆体,更 包含 一个用于产生一个比电源电压高之辅助电压的升 压器,其中 该等第三缓冲器中之每一者在该用于打开该等传 输电晶体之电压被供应到该等字线中之该一者时 把该电源电压供应到该对应的第二基体线;及 该等第三缓冲器中之每一者在该用于关闭该等传 输电晶体之电压被供应到该等字线中之该一者时 把该辅助电压供应到该对应的第二基体线。 17.如申请专利范围第14项所述之半导体记忆体,更 包含 一个由该等记忆体细胞组成的记忆体细胞阵列,其 中 该第一和第三驱动电路系被配置于该记忆体细胞 阵列的一侧。 18.如申请专利范围第14项所述之半导体记忆体,其 中 该第三驱动电路之该等第三缓冲器中之每一者系 被配置于该第一驱动电路的两个第一缓冲器之间 。 19.如申请专利范围第14项所述之半导体记忆体,包 含 一个由该等记忆体细胞组成的记忆体细胞阵列,其 中 该第一驱动电路系设置于该记忆体细胞阵列的一 侧而该第三驱动电路系设置于该记忆体细胞阵列 的另一侧。 20.如申请专利范围第14项所述之半导体记忆体,其 中: 该等第二基体线系分别连接到该等第二基体区域, 该等第二基体区域中之每一者系被共有地形成给 该等记忆体细胞中之两个相邻的记忆体细胞;及 该等第三缓冲器系分别对应于该等第二基体区域 来被形成。 图式简单说明: 第1图是为一显示本发明之半导体记忆体之第一实 施例的方块图; 第2图是为一显示在第1图中所示之记忆体核心之 必要部份之细节的方块图; 第3图是为一显示在第2图中所示之记忆体细胞之 结构的剖视图; 第4图是为一显示在该第一实施例中之SRAM之运作 的时序图; 第5图是为一显示本发明之半导体记忆体之第二实 施例之记忆体细胞阵列之必要部份的方块图; 第6图是为一显示本发明之半导体记忆体之第三实 施例的方块图; 第7图是为一显示在第6图中所示之记忆体核心之 必要部份之细节的方块图; 第8图是为一显示本发明之半导体记忆体之第四实 施例之记忆体细胞阵列之必要部份的方块图; 第9图是为一显示本发明之半导体记忆体之第五实 施例之记忆体细胞阵列之必要部份的方块图; 第10图是为一显示本发明之半导体记忆体之第六 实施例的方块图; 第11图是为一显示在第10图中所示之记忆体核心之 必要部份之细节的方块图; 第12图是为一显示井驱动器之排列之另一例子的 方块图;及 第13图是为一显示该等井驱动器之排列之另一例 子的方块图。 |
