| 主权项 |
1.一种积体电路晶片,包括:一矽基板;至少一电路,系形成于该矽基板上,该电路具有至少一输出/输入垫(input/output pad,I/O pad);一固定封环(seal ring),系形成于该矽基板上,并围绕该电路及该输出/输入垫;一接地环(ground ring),系形成于该矽基板及该输出/输入垫之间,并与该固定封环电性连接;以及至少一防护环(guard ring),系设置于该矽基板之上,并围绕该输出/输入垫,用以与该固定封环电性连接。2.如申请专利范围第1项所述之积体电路晶片,其中该防护环为一P型重掺杂层(P+)及一金属层所电性连接而成之防护环。3.如申请专利范围第1项所述之积体电路晶片,其中该电路为数位电路。4.如申请专利范围第1项所述之积体电路晶片,其中该电路为类比电路。5.如申请专利范围第1项所述之积体电路晶片,其中该电路为射频电路。6.一种固定封环,系延伸在一矽基板之周围,该固定封环包括:一P型井(P well),系形成于该矽基板上,并具有一第一开口;一N型掺杂层,系形成于该第一开口中,并位于该矽基板上;一P型重掺杂层(P+),系形成于该P型井上,并具有一第二开口,该第二开口系对应于该N型掺杂层;一隔离层,系形成该第二开口中,并位于该N型掺杂层上;复数个介电层,系形成于该P型重掺杂层(P+)上;以及复数个金属层,各该金属层系形成于对应之各该介电层上,并与该P型重掺杂层(P+)电性连接,该些金属层具有一缺口,该缺口系暴露部分之该隔离层。7.如申请专利范围第6项所述之固定封环,其中该固定封环更包括:复数个接触层,各该接触层系形成于对应之各该介电层中,一接触层用以电性连接该P型重掺杂层(P+)及邻近于该P型重掺杂层(P+)之该金属层,其余该些接触层之各该接触层用以电性连接相邻之二该金属层。8.如申请专利范围第7项所述之固定封环,其中该些接触层为复数个贯孔(via)。9.如申请专利范围第7项所述之固定封环,其中该些接触层为复数个插塞(plug)。10.如申请专利范围第6项所述之固定封环,其中该第二开口之大小系大于或等于该N型掺杂层之表面积。11.如申请专利范围第6项所述之固定封环,其中该N型掺杂层之表面系与该P型井之表面共平面。12.如申请专利范围第6项所述之固定封环,其中该隔离层之表面系与该P型重掺杂层(P+)之表面其平面。13.如申请专利范围第6项所述之固定封环,其中该N型掺杂层为N型井(N well)。14.如申请专利范围第6项所述之固定封环,其中该N型掺杂层为N型磊晶层(N-epi)。15.如申请专利范围第6项所述之固定封环,其中该隔离层为浅沟渠隔离层(shallow trench isolation,STI)。16.如申请专利范围第6项所述之固定封环,其中该隔离层为场氧化层(field oxide)。17.一种积体电路晶片,包括:一矽基板;一第一固定封环,沿着该矽基板周缘延伸;一第一防护环,设置于邻近该第一固定封环处并与该第一固定封环电性连接,该第一防护环实质上为U型并与该第一固定封环间围绕形成一第一实质封闭区域;以及一第一输出/输入垫,形成于该第一实质封闭区域内。18.如申请专利范围第17项所述之积体电路晶片,其中该第一防护环具有一第一端点,该第一端点系延伸至该矽基板周缘而与该固定封环电性连接。19.如申请专利范围第17项所述之积体电路晶片,其中该积体电路晶片更包括:一第二固定封环,沿着该矽基板周缘延伸,并与该第一固定封环电性隔绝;一第二防护环,设置于邻近该第二固定封环处并与该第二固定封环电性连接,该第二防护环实质上为U型并与该第二固定封环间围绕形成一第二实质封闭区域;以及一第二输出/输入垫,形成于该第二实质封闭区域内。20.如申请专利范围第19项所述之积体电路晶片,其中该第一输出/输入垫系连结至一射频电路,该第二输出/输入垫系连结至一数位电路。21.一种固定封环,延伸在一矽基板之周围,该固定封环包括:一第一P型井,形成于该矽基板上;一第二P型井,形成于邻近该第一P型井处;一N型掺杂层,形成于该第一P型井与该第二P型井之间,使该第一P型井与该第二P型井电性隔绝;一第一P型重掺杂层,形成于该第一P型井上;一第二P型重掺杂层,形成于该第二P型井上;一隔离层,形成于该第一P型重掺杂层与该第二P型重掺杂层之间,使该第一P型重掺杂层与该第二P型重掺杂层电性隔绝;一第一金属层,直接或间接形成于该第一P型重掺杂层上,并与该第一P型重掺杂层电性连接;一第二金属层,直接或间接形成于该第二P型重掺杂层上,并与该第二P型重掺杂层电性连接;以及一介电层,形成于该第一金属层与该第二金属层之间,使该第一金属层与该第二金属层电性隔绝。22.如申请专利范围第21项所述之固定封环,其中该固定封环更包括:一第一介电层与一第一接触层,形成于该第一金属层与该第一P型重掺杂层之间,该第一金属层藉由该第一接触层与该第一P型重掺杂层电性连接;以及一第二介电层与一第二接触层,形成于该第二金属层与该第二P型重掺杂层之间,该第二金属层藉由该第二接触层与该第二P型重掺杂层电性连接。23.如申请专利范围第22项所述之固定封环,其中该第一接触层为一插塞或一贯孔。24.如申请专利范围第22项所述之固定封环,其中该第二接触层为一插塞或一贯孔。25.如申请专利范围第21项所述之固定封环,其中该隔离层为一浅沟渠隔离层或一场氧化层。图式简单说明:第1A图绘示乃传统之积体电路晶片的俯视图。第1B图绘示乃沿着第1A图之剖面线1B-1B'所视之积体电路晶片的部分放大剖面图。第2A图绘示乃美国专利公开案号US 2003/0122235 A1所揭露之积体电路晶片的部分俯视图。第2B图绘示乃沿着第2A图之剖面线2B-2B'所视之积体电路晶片的部分放大剖面图。第3A图绘示乃美国专利案号6,492,716所揭露之积体电路晶片的部分俯视图。第3B图绘示乃沿着第3A图之剖面线3B-3B'所视之积体电路晶片的部分放大剖面图。第4图绘示乃依照本发明之较佳实施例之积体电路晶片的俯视图。第5A图绘示乃沿着第4图之剖面线5A-5A'所视之积体电路晶片的部分放大剖面图。第5B图绘示乃沿着第4图之剖面线5B-5B'所视之积体电路晶片的部分放大剖面图。第6图绘示乃沿着第4图之剖面线6-6'所视之积体电路晶片的部分放大剖面图。第7图绘示乃沿着第4图之缺口附近之积体电路晶片的部分放大俯视图。第8A图绘示乃沿着第4图之剖面线8A-8A'所视之积体电路晶片的部分放大剖面图。第8B图绘示乃沿着第4图之剖面线8B-8B'所视之积体电路晶片的部分放大剖面图。第9图绘示乃第4图之部分之积体电路晶片的放大俯视图。 |
