| 主权项 |
1.一种半导体积体电路,其特征为:具有:利用记忆体,可以进行包含第1封包区域以及第2封包区域之串联封包的并联转换之转换处理电路;前述转换处理电路,系具有:进行在第1记忆体区域储存输入串联封包,依据包含在输入串联封包之第1封包区域的资讯,将第2封包区域的控制资讯由第1记忆体区域储存在第2记忆体区域、依据包含在输入串联封包之第1封包区域的资讯,将第2封包区域之资料资讯由第1记忆体区域储存在第3记忆体区域之处理的控制部;及在前述记忆体上定义第1至第3记忆体区域之暂存器部。2.一种半导体积体电路,其特征为:具有:利用记忆体,可以进行包含第1封包区域以及第2封包区域之串联封包的并联转换之转换处理电路;前述转换处理电路,系具有:进行在第1记忆体区域储存输入串联封包,依据包含在输入串联封包之第1封包区域的资讯,将第2封包区域之控制资讯由第1记忆体区域储存在第2记忆体区域、依据包含在输入串联封包之第1封包区域之资讯,将第2封包区域之资料资讯由第1记忆体区域储存在第3记忆体区域,将在第3记忆体区域保有之应输出资料资讯附加预定之机能资讯所产生之输出用串联封包储存在第4记忆体区域之处理的控制部;及在前述记忆体上定义前述第1至第4记忆体区域之暂存器部。3.如申请专利范围第1项或者第2项所记载之半导体积体电路,其中前述控制部,系由第5记忆体区域选择应附加在第3记忆体区域所保有的应输出资料资讯之机能资讯。4.如申请专利范围第1项或者第2项所记载之半导体积体电路,其中前述第1封包区域系包含:串联封包的操作码、及显示接续在第1封包区域之资讯量的资讯。5.如申请专利范围第4项所记载之半导体积体电路,其中具有可以连接在前述暂存器部初期设定记忆体区域定义用的资讯之CPU之CPU介面。6.如申请专利范围第4项所记载之半导体积体电路,其中具有在前述暂存器部初期设定记忆体区域定义用的资讯之CPU。7.如申请专利范围第4项所记载之半导体积体电路,其中具有前述记忆体。8.一种半导体积体电路,其特征为:具有:利用记忆体,可以进行包含第1封包区域以及第2封包区域之串联封包的并联转换之转换处理电路;前述转换处理电路,系具有:指定被分配用于储存输入串联封包的第1记忆体区域的第1暂存器手段;及指定被分配于储存被储存在前述第1记忆体区域的串联封包的第2封包区域的控制资讯的第2记忆体区域的第2暂存器手段;及指定储存被储存在前述第1记忆体区域之串联封包的第2封包区域的资料资讯之第3记忆体区域的第3暂存器手段;及进行在因应前述第1至第3暂存器手段的设定値之记忆体区域储存前述串联封包的资讯之控制的控制部;前述控制部系依据前述第1封包区域的资讯,区别该第2封包区域的控制资讯与资料资讯。9.一种半导体积体电路,是针对具有:利用记忆体,可以进行包含第1封包区域以及第2封包区域之串联封包的并联转换及串联封包的产生之转换处理电路的半导体积体电路,其特征为:前述转换处理电路,系具有:指定被分配用于储存输入串联封包的第1记忆体区域的第1暂存器手段;及指定被分配于储存被储存在前述第1记忆体区域的串联封包的第2封包区域的控制资讯的第2记忆体区域的第2暂存器手段;及指定储存被储存在前述第1记忆体区域之串联封包的第2封包区域的资料资讯以及应由串联封包输出之资料资讯之第3记忆体区域的第3暂存器手段;及指定储存输出用串联封包之第4记忆体区域的第4暂存器手段;及进行在因应前述第1至第4暂存器手段的设定値之记忆体区域储存前述串联封包的资讯以及输出串联封包之控制的控制部,前述控制部,系依据前述第1封包区域的资讯,区别该第2封包区域的控制资讯与资料资讯。10.如申请专利范围第8项或者第9项所记载之半导体积体电路,其中前述第1封包区域系包含:串联封包的操作码、及显示接续在第1封包区域之资讯量的资讯。11.如申请专利范围第8项或者第9项所记载之半导体积体电路,其中前述串联封包系依据串联ATAPI规格、USB规格、以及IEEE1394规格中的一种规格。12.如申请专利范围第8项或者第9项所记载之半导体积体电路,其中具有被利用在对ㄩ记录光碟的资讯的记录再生之数位信号处理手段,前述数位信号处理手段调制由前述第1记忆体区域被储存在前述第3记忆体区域的输入串联封包的资料资讯,当成应由串联封包输出之资讯,解调处理应储存在前述第3记忆体区域之资料资讯。13.一种电脑可读取的记录媒体,是针对利用电脑以设计应被形成在半导体晶片之半导体积体电路用的电路模组资料为以可由前述电脑读取之方式记忆之记录媒体,其特征为:被记忆在前述记录媒体之电路模组资料,系包含将可以进行包含第1封包及第2封包区域之串联封包的并联转换之转换处理电路形成在前述半导体晶片用之图形图案资料或者机能叙述资料;前述转换处理电路,系具有:进行在第1记忆体区域储存输入串联封包,依据包含在输入串联封包之第1封包区域的资讯将第2封包区域的控制资讯由第1记忆体区域储存在第2记忆体区域、依据包含在输入串联封包之第1封包区域的资讯,将第2封包区域的资料资讯由第1记忆体区域储存在第3记忆体区域之处理的控制部、及定义前述第1至第3记忆体区域之暂存器部。14.一种电脑可读取的记录媒体,是针对利用电脑以设计应被形成在半导体晶片之半导体积体电路用的电路模组资料为以可由前述电脑读取之方式记忆之记录媒体,其特征为:被记忆在前述记录媒体之电路模组资料,系包含将可以进行包含第1封包区域以及第2封包区域之串联封包的并联转换以及串联封包的产生之转换处理电路形成在前述半导体晶片用之图形图案资料或者机能叙述资料;前述转换处理电路,系具有:进行在第1记忆体区域储存输入串联封包,依据包含在输入串联封包之第1封包区域的资讯,将第2封包区域之控制资讯由第1记忆体区域储存在第2记忆体区域、依据包含在输入串联封包之第1封包区域之资讯,将第2封包区域之资料资讯由第1记忆体区域储存在第3记忆体区域,将在第3记忆体区域保有之应输出资料资讯附加预定之机能资讯所产生之输出用串联封包储存在第4记忆体区域之处理的控制部;及定义前述第1至第4记忆体区域之暂存器部。15.一种电脑可读取的记录媒体,是针对利用电脑以设计应被形成在半导体晶片之半导体积体电路用的电路模组资料为以可由前述电脑读取之方式记忆之记录媒体,其特征为:被记忆在前述记录媒体之电路模组资料,系包含将可以进行包含第1封包区域以及第2封包区域之串联封包的并联转换之转换处理电路形成在前述半导体晶片用之图形图案资料或者机能叙述资料;前述转换处理电路,系具有:指定被分配用于储存输入串联封包的第1记忆体区域的第1暂存器手段;及指定被分配于储存被储存在前述第1记忆体区域的串联封包的第2封包区域的控制资讯的第2记忆体区域的第2暂存器手段;及指定储存被储存在前述第1记忆体区域之串联封包的第2封包区域的资料资讯之第3记忆体区域的第3暂存器手段;及进行在因应前述第1至第3暂存器手段的设定値之记忆体区域储存前述串联封包的资讯之控制的控制部;前述控制部系依据前述第1封包区域的资讯,区别该第2封包区域的控制资讯与资料资讯。16.一种电脑可读取的记录媒体,是针对利用电脑以设计应被形成在半导体晶片之半导体积体电路用的电路模组资料为可以由前述电脑读取之方式记忆之记录媒体,其特征为:被记忆在前述记录媒体之电路模组资料,系包含将可以进行包含第1封包区域以及第2封包区域之串联封包的并联转换以及串联封包的产生之转换处理电路形成在前述半导体晶片用之图形图案资料或者机能叙述资料;前述转换处理电路,系具有:指定被分配用于储存输入串联封包的第1记忆体区域的第1暂存器手段;及指定被分配于储存被储存在前述第1记忆体区域的串联封包的第2封包区域的控制资讯的第2记忆体区域的第2暂存器手段;及指定储存被储存在前述第1记忆体区域之串联封包的第2封包区域的资料资讯以及由串联封包应输出之资料资讯之第3记忆体区域的第3暂存器手段;及指定储存输出用串联封包之第4记忆体区域的第4暂存器手段;及进行在因应前述第1至第4暂存器手段的设定値之记忆体区域储存前述串联封包的资讯以及输出串联封包之控制的控制部,前述控制部,系依据前述第1封包区域的资讯,区别该第2封包区域的控制资讯与资料资讯。17.如申请专利范围第13项至第16项中任一项所记载之电脑可读取的记录媒体,其中前述串联封包系依据串联ATAPI规格、USB规格、以及IEEE1394规格中的一种规格。图式简单说明:第1图是显示包含在本发明之半导体积体电路的主机介面部的一例的方块图。第2图是显示适用本发明之半导体积体电路的DVD光碟机的一例之方块图。第3图是显示DRAM之协定转换用区域以及编解码用区域的区域分割映射例之说明图。第4图是显示协定转换用区域以及编解码用区域的区域分割映射的别的例子之说明图。第5图是显示串联封包的并联转换处理之动作流程之说明图。第6图是显示由串联封包的并联处理所获得的资料资讯被储存在编解码用区域、控制资讯被储存在任务档案暂存器区域之状态的说明图。第7图是显示串联封包的输出处理流程之说明图。第8图是显示串联输出用固定图案被附加于:藉由串联封包的转换处理所获得之被储存在编解码用区域之资料资讯、被储存于任务档案暂存器区域之控制资料,暂时被保存在串联输出资料储存区域之状态的说明图。第9图是将IP模组资料之一例与积体电路的设计工具之类的电脑一齐显示之说明图。 |
