| 主权项 |
1.一种半导体记忆体装置,包含:铁电记忆体细胞格;细胞格电晶体连接于该记忆体细胞格第一节点与资料转移线之间,该记忆体细胞格与该细胞格电晶体组成群单元,各对应一或多个行位址;通用字元线,其中之一响应一对应列位址选择而致动;通用板线,其中之一响应对应列位址选择而致动;局部字元线,其中之一系供对应该单元之一专用并连接至细胞格电晶体闸极;局部板线,其中之一系供对应该单元之一专用并连接至记忆体细胞格第二节点;及一单元切换电路系电气连接该通用字元线致动之一至该单元选择之一之该局部字元线之一,以达到其间相同之电位,及电气连接该通用板线致动之一至该单元选择之一之该局部板线之一,以达到其间相同之电位。2.根据申请专利范围第1项之半导体记忆体装置,其中局部字元线及局部板线系箝位于未选择单元之接地电位。3.根据申请专利范围第1项之半导体记忆体装置,另包含一单元选择电路,用以解码一输入行位址选择该单元之一,及致动一选择信号,供应至与该单元选择之一对应之该单元切换电路。4.根据申请专利范围第3项之半导体记忆体装置,其中该单元切换电路包括:一第一NMOS电晶体其中有一汲极与一源极,分别连接至致动之该通用字元线之一及该局部字元线之一;一第二NMOS电晶体其中有一汲极与一源极,分别连接至单元选择信号及该第一NMOS电晶体闸极,及其中有一闸极连接于电源供应电压;一第三NMOS电晶体其中有一汲极与一源极,分别连接至致动之该通用板线之一及该局部板线之一;一第四NMOS电晶体其中有一汲极与一源极,分别连接至单元选择信号及该第三NMOS电晶体之闸极,及其中有一闸极连接至电源供应电压。5.根据申请专利范围第4项之半导体记忆体装置,其中该第二NMOS电晶体及该第四NMOS电晶体系空乏型电晶体。6.根据申请专利范围第3项之半导体记忆体装置,其中该单元切换电路包括:一第一转移闸极系由并联连接之PMOS电晶体与NMOS电晶体形成,及连接致动之该通用字元线之一至该局部字元线之一;及一第二转移闸极系由并联连接之PMOS电晶体NMOS电晶体形成,及连接致动之该通用板线之一至该局部板线之一。7.根据申请专利范围第3项之半导体记忆体装置,其中该单元切换电路包括:一闸极响应单元选择信号致动,电气连接致动之该通用字元线之一至该局部字元线之一;及一闸极响应该局部字元线之一之致动,电气连接致动之该通用板线之一至该局部板线之一。8.根据申请专利范围第3项之半导体记忆体装置,其中该单元切换电路包括:一第一NMOS电晶体其中有一汲极与一源极,分别连接至致动之该通用字元线之一及该局部字元线之一;一第二NMOS电晶体其中有一汲极与一源极,分别连接至单元选择信号及该第一NMOS电晶体闸极,及其中有一闸极连接于电源供应电压;一第三NMOS电晶体其中有一汲极与一源极,分别连接至致动之该通用板线之一及该局部板线之一;一第四NMOS电晶体其中有一汲极与一源极,分别连接至该局部字元线之一及该第三NMOS电晶体之闸极,及其中有一闸极连接至电源供应电压。9.根据申请专利范围第3项之半导体记忆体装置,其中该单元切换电路包括:一闸极响应单元选择信号致动,电气连接致动之该通用板线之一至该局部板线之一;及一闸极响应该局部板线之一之致动,电气连接致动之该通用字元线之一至该局部字元线之一。10.根据申请专利范围第3项之半导体记忆体装置,其中该单元切换电路包括:一第一NMOS电晶体其中有一汲极与一源极,分别连接至致动之该通用字元线之一及该局部字元线之一;一第二NMOS电晶体其中有一汲极与一源极,分别连接至该通用字元线之一及该第一NMOS电晶体之闸极,及其中有一闸极连接至电源供应电压;一第三NMOS电晶体其中有一汲极与一源极,分别连接至致动之该通用板线之一及该局部板线之一;一第四NMOS电晶体其中有一汲极与一源极,分别连接至单元选择信号及该第三NMOS电晶体闸极,及其中有一闸极连接于电源供应电压。11.一种半导体记忆体装置,包含:铁电记忆体细胞格;位元线用以往复转移该记忆体细胞格的资料读取或写入;细胞格电晶体连接于该记忆体细胞格与该位元线之间;字元线控制该细胞格电晶体的导通/不导通状态;字元线驱动电路驱动该字元线;预先充电电路预先充电该位元线;及一定时控制电路,控制该字元线驱动电路及该预先电路,可在第一模式预先充电工作开始之前先不致动一字元线,之后在第二模式预先充电工作之后不致动字元线。12.根据申请专利范围第11项之半导体记忆体装置,其中第一模式系一正常工作模式,及第二模式系一测试工作模式。13.根据申请专利范围第12项之半导体记忆体装置,其中接收该装置外部之切换信号,切换信号系表示正常工作模式或测试工作模式。14.根据申请专利范围第12项之半导体记忆体装置,另包含一控制测试工作之测试电路,及供应一切换信号至该定时控制电路,切换信号系表示正常工作模式或测试工作模式。15.根据申请专利范围第11项之半导体记忆体装置,其中该定时控制电路,在保持预先充电工作开始定时固定的同时,改变第一模式与第二模式之间的字元线不致动定时。16.根据申请专利范围第11项之半导体记忆体装置,其中该定时控制电路,在保持字元线不致动定时固定的同时,改变第一模式与第二模式之间的预先充电工作开始定时。17.根据申请专利范围第11项之半导体记忆体装置,其中该定时控制电路系组态成可工作于第一模式与第二模式选择之一,其中第一工作模式可在保持预先充电工作开始定时固定的同时,改变第一模式与第二模式之间的字元线不致动定时,及第二模式工作模式可在保持字元线不致动定时固定的同时,改变第一模式与第二模式之间的预先充电工作开始定时。18.根据申请专利范围第17项之半导体记忆体装置,另包含一可程式单元,可组态程式化来表示是否选择第一工作模式或第二工作模式。图式简单说明:第1图系典型铁电半导体记忆体装置方块图;第2图系本发明铁电半导体记忆体装置方块图;第3图系细胞格阵列单元第一实施例组态电路图;第4A至4G图系说明第3图电路工作的定时图;第5图系细胞格阵列单元第二实施例组态的电路图;第6A至6G图系说明第5图电路工作的定时图;第7图系细胞格阵列单元第三实施例组态电路图;第8图系细胞格阵列单元第四实施例组态电路图;第9A至9G图系说明第8图电路工作定时图;第10图系细胞格阵列单元第五实施例组态电路图;第11A至11G图系说明第10图电路工作定时图;第12图系单元选择电路组态电路图;第13图应用本发明之铁电半导体记忆体装置;第14图系字元线致动及位元线预先充电工作定时控制组态的电路图;第15图系说明字元线致动及位元线预先充电工作定时控制工作的定时图;第16图系实施例电路图,其中字元线不致动定时系固定,同时预先充电信号定时有改变;第17图系一定时图,用以说明位元线预先充电工作的控制工作,同时保持固定的字元线致动定时;第18图系一FRAM方块图,其中FRAM系连接于本发明如CPU的控制电路;第19图系一FRAM方块图,其中FRAM系连接于本发明如CPU的控制电路;及第20图系一定时控制电路图,其中电路系根据一变换信号切换于字元线致动定时调整与预先充电工作定时调整之间。 |
