| 主权项 |
1.一种可利用CMOS制程制造之可抹除可编程唯读记忆体装置,其架构包括:一可抹除可编程唯读记忆胞阵列,其系由m列n行之记忆胞所构成,该可抹除可编程唯读记忆胞阵列之记忆胞之源极皆连接至接地端,而位于同列之记忆胞之控制电极连接至同一字元线,并使同行之记忆胞之汲极连接至同一位元线,故形成有m列之字元线及n行之位元线;一列解码器,可分别输出m个电压介于0V与电源电压准位之字元线控制讯号;一位元控制器,可分别输出n个电压介于0V与电源电压准位之位元线控制讯号;一电源电路,可产生一第一参考电压、一第二参考电压、一第一高电压准位、及一第二高电压准位,其中,该第一高电压准位及该第二高电压准位皆高于该电源电压准位;一字元线电压转换器,分别与该列编器及该可抹除可编程唯读记忆胞阵列之m条字元线连接,并以该第一参考电压、该第二参考电压及该第一高电压准位为参考基准,将自该列解码器接收之该m个字元线控制讯号转换成电压介于0V与该第一高电压准位之控制讯号,并分别输出至该m条字元线;一位元控制线电压转换器,以该第一参考电压、该第二参考电压及该第二高电压准位为参考基准,将自该位元控制器接收之n个该位元线控制讯号转换成电压介于0V与第二高电压准位之n个位元线讯号;以及一行解码器,连接该n条位元线及位元控制线电压转换器,并将接收之该n个位元线讯号提供给该n条位元线。2.如申请专利范围第1项所述之可利用CMOS制程制造之可抹除可编程唯读记忆体装置,其中,该字元线电压转换器包括:一第一PMOS电晶体,其基板接点与其源极连接,而其源极连接至该第一高电压准位;一第二PMOS电晶体,其基板接点与其源极连接,其闸极连接到该第一参考电压,其源极连接到该第一PMOS电晶体之汲极;一第一NMOS电晶体,其闸极连接到输入端,而其源极接到接地端;一第二NMOS电晶体,其汲极、闸极及源极分别连接到该第二PMOS电晶体之汲极、该第二参考电压、及该第一NMOS之汲极;一第三PMOS电晶体,其基板接点与其源极连接,其闸极连接到该第一PMOS电晶体之汲极,而其源极连接到该第一高电压准位;一第四PMOS电晶体,其基板接点与其源极连接,而闸极连接到该第一参考电压,而其源极连接到该第三PMOS电晶体之汲极;一第三NMOS电晶体,其闸极连接到输入端的反相讯号,而其源极连接到接地端;一第四NMOS电晶体,其汲极、闸极及源极分别连接到该第四PMOS电晶体之汲极、该第二参考电压及该第三NMOS电晶体之汲极;一第五PMOS电晶体,其基板接点与其源极连接,而其闸极连接到该第一PMOS电晶体之汲极,其源极连接到该第一高电压准位;一第六PMOS电晶体,其基板接点与其源极连接,而其汲极、闸极及源极分别连接到输出端、该第一参考电压及该第五PMOS电晶体之汲极;一第五NMOS电晶体,其闸极连接到输入端的反相讯号,而其源极连接到接地端;以及一第六NMOS电晶体,其汲极、闸极及源极分别连接到输出端、该第二参考电压及该第五NMOS电晶体之汲极。3.如申请专利范围第1项所述之可利用CMOS制程制造之可抹除可编程唯读记忆体装置,其中,该位元控制线电压转换器包括:一第七PMOS电晶体,其基板接点与其源极连接,而其源极连接至该第二高电压准位;一第八PMOS电晶体,其基板接点与其源极连接,其闸极连接到该第一参考电压,其源极连接到该第一PMOS电晶体之汲极;一第七NMOS电晶体,其闸极连接到输入端,而其源极接到接地端;一第八NMOS电晶体,其汲极、闸极及源极分别连接到该第八PMOS电晶体之汲极、该第二参考电压、及该第七NMOS之汲极;一第九PMOS电晶体,其基板接点与其源极连接,其闸极连接到该第七PMOS电晶体之汲极,而其源极连接到该第二高电压准位;一第十PMOS电晶体,其基板接点与其源极连接,而闸极连接到该第一参考电压,而其源极连接到该第九PMOS电晶体之汲极;一第九NMOS电晶体,其闸极连接到输入端的反相讯号,而其源极连接到接地端;一第十NMOS电晶体,其汲极、闸极及源极分别连接到该第十PMOS电晶体之汲极、该第二参考电压及该第九NMOS电晶体之汲极;一第十一PMOS电晶体,其基板接点与其源极连接,而其闸极连接到该第七PMOS电晶体之汲极,其源极连接到该第二高电压准位;一第十二PMOS电晶体,其基板接点与其源极连接,而其汲极、闸极及源极分别连接到输出端、该第一参考电压及该第十一PMOS电晶体之汲极;一第十一NMOS电晶体,其闸极连接到输入端的反相讯号,而其源极连接到接地端;以及一第十二NMOS电晶体,其汲极、闸极及源极分别连接到输出端、该第二参考电压及该第十一NMOS电晶体之汲极。4.如申请专利范围第1项所述之可利用CMOS制程制造之可抹除可编程唯读记忆体装置,其中,该电源电压准位为3.3V。5.如申请专利范围第1项所述之可利用CMOS制程制造之可抹除可编程唯读记忆体装置,其中,该第一高电压准位系介于8V与13V之间。6.如申请专利范围第1项所述之可利用CMOS制程制造之可抹除可编程唯读记忆体装置,其中,该第二高电压准位系介于5V与8V之间。7.如申请专利范围第2项所述之可利用CMOS制程制造之可抹除可编程唯读记忆体装置,其中,该第二NMOS电晶体、该第四NMOS电晶体、及该第六NMOS电晶体于形成汲极前,于汲极区先形成一N井区,再形成汲极。8.如申请专利范围第3项所述之可利用CMOS制程制造之可抹除可编程唯读记忆体装置,其中,该第八NMOS电晶体、该第十NMOS电晶体、及该第十二NMOS电晶体于形成汲极前,于汲极区先形成一N井区,再形成汲极。9.如申请专利范围第2项所述之可利用CMOS制程制造之可抹除可编程唯读记忆体装置,其中,该第一参考电压之准位系介于电源电压准位及第一高电压准位之间。10.如申请专利范围第2项所述之可利用CMOS制程制造之可抹除可编程唯读记忆体装置,其中,该可抹除可编程唯读记忆体装置操作于抹除或编程功能时,该第二参考电压之准位为该电源电压准位之两倍。11.如申请专利范围第2项所述之可利用CMOS制程制造之可抹除可编程唯读记忆体装置,其中,该可抹除可编程唯读记亿体装置操作于读取功能时,该第二参考电压之准位相等于该电源电压准位。12.如申请专利范围第3项所述之可利用CMOS制程制造之可抹除可编程唯读记忆体装置,其中,该第一参考电压之准位系介于该电源电压及该第二高电压准位之间。图式简单说明:第一图为本发明之可抹除可编程唯读记忆体装置之电路方块图。第二图为记忆胞阵列之记忆胞连接方式示意图。第三图为字元线电压转换器电路图。第四图为位元控制线电压转换器电路图。 |
