| 主权项 |
1.一种记忆元件之制造方法,包括:定义一第一掺杂物型之一半导体基板;提供一第二掺杂物型之一掺杂层于该基板上;提供一介电层于该掺杂层上;形成一栓塞于该介电层中;掺杂该第二掺杂物型之掺杂物于该栓塞之整个区域中;掺杂该第一掺杂物型之掺杂物于该第二掺杂物型之该栓塞中;以及提供一记忆胞于该栓塞上。2.如申请专利范围第1项所述之方法,其中该掺杂层系一内埋位元线。3.如申请专利范围第1项所述之方法,其中于该形成一栓塞于该介电层中之步骤中又包括:形成一沟槽于该介电层中,以暴露该掺杂层;以及沈积多晶矽于该沟槽中。4.如申请专利范围第1项所述之方法,其中该栓塞系于电能及剂量范围分别约为35~150kev及31013~l1014atoms/cm2之状况下被掺杂该第二掺杂物型之掺杂物。5.如申请专利范围第1项所述之方法,其中该栓塞系于电能及剂量范围分别约为35~150kev及51019~51020atoms/cm2之状况下被掺杂该第一掺杂物型之掺杂物。6.一种记忆元件之制造方法,包括:定义一半导体基板;提供一掺杂层于该基板上;提供一介电层于该掺杂层上;形成复数个沟槽于该介电层中,且该些沟槽之至少一沟槽暴露该掺杂层;沈积多晶矽于该些沟槽中,以形成复数个栓塞;提供一第一掺杂物型之掺杂物之均匀分布于该些栓塞中;掺杂一第二掺杂物型之掺杂物于该第一掺杂物型之该些栓塞中,其中,该第二掺杂物型之掺杂物系被掺杂于该些栓塞之上部;以及形成复数个记忆胞于该些栓塞上。7.如申请专利范围第6项所述之方法,其中该掺杂层系一内埋位元线。8.一种记忆元件,包括:一第一掺杂物型之一半导体基板;一第二掺杂物型之一掺杂层,系形成于该基板上;一介电层,系形成于该掺杂层上;一栓塞,系形成于该介电层中,该栓塞具有该第二掺杂物型之一第一掺杂区及该第一掺杂物型之一第二掺杂区,且该第二掺杂区位于该第一掺杂区上;以及一记忆胞,系形成于该栓塞上。9.如申请专利范围第8项所述之记忆元件,其中该第一掺杂物型系p型,且该第二掺杂物型系n型。10.如申请专利范围第8项所述之记忆元件,其中该栓塞系与该掺杂层邻近接合。11.如申请专利范围第10项所述之记忆元件,其中该掺杂层系一内埋位元线。12.如申请专利范围第10项所述之记忆元件,其中该第一掺杂区系与该掺杂层邻近接合。13.如申请专利范围第8项所述之记忆元件,其中该记忆胞系与该栓塞邻近接合。14.如申请专利范围第13项所述之记忆元件,其中该第二掺杂区系与该记忆胞邻近接合。图式简单说明:第1A~1C图绘示乃依照本发明之较佳实施例之记忆胞之制造方法的流程图。第2图绘示乃依照本发明之一实施例之记忆元件的剖面图。 |
