| 主权项 |
1.一种积体电路,包含:x个第一记忆体胞元,其中x大于或等于2,且该第一记忆体胞元作为储存记忆体胞元;m个第二记忆体胞元,其中m等于或大于1,且该第二记忆体胞元作为冗余记忆体胞元,其中,一第二记忆体胞元用来修理失效之一第一记忆体胞元;以及该第一及第二单元在链结中成组。2.如申请专利范围第1项之积体电路,其中该记忆体胞元为铁电记忆体胞元。3.如申请专利范围第2项之积体电路,其中该x等于2t,t等于或大于1。4.如申请专利范围第1项之积体电路,其中该x等于2t,t等于或大于1。5.如申请专利范围第1项之积体电路,该链结之一第一端耦合至一位元线,一第二端耦合至一板线。6.如申请专利范围第5项之积体电路,其中该链结之该第一端经一选择电晶体耦合至位元线。7.如申请专利范围第6项之积体电路,尚包含;一第二记忆体链结,其具有一第一端,其系经一第二选择电晶体耦合至一第二位元线,及一第二端,其系耦合至第二板线,该第二记忆体链结包括x个第一记忆体胞元及m个第二记忆体胞元,由位元线及第二位元线所构成之一位元线对;第一及第二控制信号以控制号该第一及第二选择电晶体。8.如申请专利范围第7项之积体电路,更包含复数个位元线对以构成一记忆体区段。9.如申请专利范围第7项之积体电路,更包含一第三记忆体链结,其具有一第一端,经一第三选择电晶体耦合至该位元线,及一第二端,耦合至该板线;及一第四记忆体链结,其具有第一端经第四选择电晶体耦合至第二位元线,及一第二端耦合至第二板线,该第三及第四记忆体链结各包含y个第一记忆体胞元,其中y等于或大于1,及n个第二记忆体胞元,n等于或大于1。10.如申请专利范围第9项之积体电路,更包含复数个位元线对以构成一记忆体区段。11.如申请专利范围第9项之积体电路,更包含第三及第四控制信号用以控制该第三及第四选择电晶体。12.如申请专利范围第11项之积体电路,更包含复数个位元线对以构成一记忆体区段。13.如申请专利范围第9项之积体电路,其中之n=m及y=x。14.如申请专利范围第13项之积体电路,进一步包含第三及第四控制信号用以控制该第三及第四选择电晶体。15.如申请专利范围第14项之积体电路,更包含复数个位元线对以构成一记忆体区段。16.如申请专利范围第5项之积体电路,更包含一第二记忆体链结,其具有第一端耦合至第二位元线及第二端耦合至第二板线,该第二记忆体链结包括x个第一记忆体胞元及m个第二记忆体胞元,该位元线及第二位元线构成一位元线对。17.如申请专利范围第16项积体电路,更包含复数个位元线对以构成一记忆体区段。18.如申请专利范围第16项之积体电路,更包含:一第三记忆体链结具有一第一端,耦合至该位元线,及一第二端,耦合至该板线;一第四记忆体链结具有一第一端耦合至该第二位元线,及一第二端,耦合至该第二板线,该第三及第四记忆体链结各包含y个第一记忆体胞元,其中之y等于或大于1,及n个第二记忆体胞元,其中n等于或大于1。19.如申请专利范围第18项之积体电路,其中n=m及y=x。20.如申请专利范围第19项之积体电路,更包含复数个位元线对以构成一记忆体区段。图式简单说明:第1图显示安排在一传统链结结构中之一行记忆体胞元。第2图显示本发明一实施例之一行记忆体胞元。 |
