| 摘要 |
一种高速运作之记忆系统可藉由降低由记忆控制器与记忆模组之间的多种配线之分歧及阻抗失配所导致的反射信号等之影响，以及由于记忆模组中之资料、命令／位址、与时钟脉冲之传送延迟之影响而实现。为此，记忆系统包含一个记忆控制器与一个安装有复数个DRAM之记忆模组。缓冲器系安装于记忆模组上。缓冲器与记忆控制器系经由资料配线、命令／位址配线、以及时钟脉冲配线而彼此连接。记忆模组上之DRAM与缓冲器系经由内部资料配线、内部命令／位址配线、以及内部时钟脉冲配线而彼此连接。资料配线、命令／位址配线、以及时钟脉冲配线可能串级连接至其他记忆模组之缓冲器。在记忆模组上之DRAM与缓冲器之间，高速资料传送系藉由使用与时钟脉冲同步之资料相位信号而实现。 |
