| 主权项 |
1.一种半导体装置,包括:一晶片;复数个第一方块,在该晶片上;一系统滙流排,在该晶片上,与该些第一方块耦接;一外部滙流排,用以耦接该些第一方块之一双重(dual)者至复数个第二方块,其在该晶片外部;以及一单一的晶片上多权限仲裁器,用来接收对于该系统滙流排的及该外部滙流排的要求,依据一可程式化的优先权排程将所有的接收的要求分级,藉以传送关于该外部滙流排之第一所有权之一第一授予信号至该双重第一方块,以及藉以传送关于该系统滙流排之第二所有权之一第二授予信号至该些第一方块之另一个,其为与该第一所有权同步。2.如申请专利范围第1项所述之半导体装置,其中该仲裁器包括一要求解码器,用来接收来自作为该外部滙流排之一主控器之该双重第一方块之一要求信号以及来自作为该系统滙流排之一主控器之该些第一方块之另一个之另一个要求信号;一优先权排程器,用以接收该要求解码器之一输出;一系统滙流排主控选择器,用以接收该优先权排程器之一输出,其包含关于一第一最高优先权之资料,以及更用来传送回应该第一最高优先权之该第一授予信号;以及一外部滙流排主控选择器,用以接收该优先权排程器之一输出,其包含关于一第二最高优先权之资料,以及更用来传送回应该第二最高优先权之该第二授予信号。3.如申请专利范围第1项所述之半导体装置,更包括:一第一滙流排切换器,在该晶片上;一辅助系统滙流排,在该晶片上,经由该第一滙流排切换器耦接至该系统滙流排;以及复数个第三方块,在该晶片上,与该辅助系统滙流排耦接,其中该仲裁器用来传送一第三授予信号至该些第三方块之一,关于该辅助系统滙流排之第三所有权,其为与该第一所有权同步。4.如申请专利范围第1项所述之半导体装置,其中该系统滙流排划分成被一第二滙流排切换器分隔开的一左部分及一右部分,以及该仲裁器用来传送一控制信号至该第二滙流排切换器。5.一种半导体装置,包括:一半导体晶片;一系统滙流排,在该晶片上;一外部滙流排;一第三途径,与该系统滙流排及该外部滙流排分开;以及复数个第一方块,在该晶片上,直接与该系统滙流排耦接,其中该些第一方块中之至少一个为一外部记忆体控制器,耦接至该外部滙流排,以及用以控制至少一个记忆装置,其在该晶片外部,以及该些第一方块中之另一个为一多权限多通道通用直接记忆体存取方块,其经由该第三途径与该外部记忆体控制器耦接。6.如申请专利范围第5项所述之半导体装置,其中该外部记忆体控制器包括:一外部滙流排控制器,用以控制该外部滙流排;一位址及控制多工器,用来接收来自该系统滙流排及该多权限多通道通用直接记忆体存取方块两者之位址及控制输入,以及用来将该些接收的位址及控制输入之一转送至该外部滙流排控制器;一写入资料多工器,用来接收来自该系统滙流排及该多权限多通道通用直接记忆体存取方块两者之资料输入,以及用来将该些接收的资料输入之一转送至该外部滙流排控制器;以及一读取资料多工器,用来接收来自该外部滙流排控制器之资料输入,以及用来将该些接收的资料输入转送至该系统滙流排及该晶片多权限多通道通用直接记忆体存取方块之一。7.如申请专利范围第6项所述之半导体装置,其中该位址及控制多工器、该写入资料多工器、及该读取资料多工器系由来自该外部滙流排控制器之输入控制。8.如申请专利范围第6项所述之半导体装置,更包括:至少一个缓冲器,耦接在该外部滙流排控制器与该外部滙流排之间。9.如申请专利范围第5项所述之半导体装置,更包括:一晶片上多权限仲裁器,用以传送关于该系统滙流排之第一所有权之一第一授予信号至该些第一方块之一,以及用以传送关于该外部滙流排之第二所有权之一第二授予信号至该外部记忆装置,其与该第一所有权同步。10.如申请专利范围第9项所述之半导体装置,其中该仲裁器包括一要求解码器,用以接收来自该外部记忆装置之一及该些第一方块之一之一要求信号;一优先权排程器,用以接收该要求解码器之一输出;一系统滙流排主控选择器,用以接收该优先权排程器之一第一输出,其包含关于一第一最高优先权之资料,以及更用来传送回应该第一最高优先权之该第一授予信号;以及一外部滙流排主控选择器,用以接收该优先权排程器之一第二输出,其包含关于一第二最高优先权之资料,以及更用来传送回应该第二最高优先权之该第二授予信号。11.如申请专利范围第10项所述之半导体装置,其中该仲裁器更包括一系统滙流排奴控选择器,用以传送一选择信号至该些第一方块之一,回应该优先权排程器送出之一第三输出。12.如申请专利范围第11项所述之半导体装置,其中该第三输出系首先由该系统滙流排主控选择器接收及解码,以及该系统滙流排奴控选择器用来接收来自该系统滙流排主控选择器之一对应信号,回应该第三输出。13.如申请专利范围第9项所述之半导体装置,其中该外部记忆体控制器包括:一外部滙流排控制器,用以控制该外部滙流排;一位址及控制多工器,用来接收来自该系统滙流排及该多权限多通道通用直接记忆体存取方块两者之位址及控制输入,依据该第一所有权,以及用来将该些接收的位址及控制输入之一转送至该外部滙流排控制器,依据该第二所有权;一写入资料多工器,用来接收来自该系统滙流排及该多权限多通道通用直接记忆体存取方块两者之资料输入,以及用来将该些接收的资料输入之一转送至该外部滙流排控制器,以及一读取资料多工器,用来接收来自该外部滙流排控制器之资料输入,以及用来将该些接收的资料输入转送至该系统滙流排及该多权限多通道通用直接记忆体存取方块之一。14.如申请专利范围第13项所述之半导体装置,其中该位址及控制多工器、该写入资料多工器、及该读取资料多工器系由来自该外部滙流排控制器之输入控制。15.如申请专利范围第13项所述之半导体装置,更包括:至少一个缓冲器,耦接在该外部滙流排控制器与该外部滙流排之间。16.如申请专利范围第13项所述之半导体装置,其中该外部滙流排控制器用来接收来自该仲裁器之一外部滙流排授予信号,用以该外部滙流排,如同一主控器。17.如申请专利范围第13项所述之半导体装置,其中该外部滙流排控制器用来接收来自该仲裁器之一选择信号,用以被控制,如同一奴控器。18.一种储存媒体,具有储存在其中的指令,其中,当被至少一个装置执行时,其结果为:接收复数个要求;依据它们是否要使用一晶片上之系统之一系统滙流排、该系统之一外部滙流排、以及该些滙流排两者之中的一个,将该些接收的要求特征化;依据预设的分级指定优先权至该些要求;选择该些要求之一第一者,其具有该些优先权之最高者;判断该系统滙流排及该外部滙流排之至少一个是否将被闲置,假如该第一要求被授予;以及假如是如此,选择该些要求之一第二者,其可被该些将要闲置之滙流排之至少一个执行,以及然后同步地授予该第一要求及该第二要求。19.如申请专利范围第18项所述之储存媒体,其中该些指令更产生:判断具有该些优先权之第二者之一要求是否可以作为该第二要求。20.如申请专利范围第18项所述之储存媒体,其中该些指令更产生:假如具有该些优先权之第二者之该要求不可以作为该第二要求,则判断具有该些优先权之第三者之一要求是否可以作为该第二要求。21.一种储存媒体,具有储存在其中的指令,其中,当被至少一个装置执行时,其结果为:由一晶片上多权限多通道通用直接记忆体存取(multi-jurisdictional multi-channel General Direct Memory Access,简称mJmCGDMA)方块授予一要求,藉以只控制于一晶片上之系统之一系统滙流排;以及然后由该mJmCGDMA方块授予一要求,藉以只控制于一晶片外系统之一外部滙流排。22.如申请专利范围第21项所述之储存媒体,其中该些指令更产生:然后由该mJmCGDMA方块授予一要求,藉以同时控制该系统滙流排及该外部滙流排两者。23.一种用于一半导体晶片之方法,该半导体晶片具有复数个晶片上功能方块,至少一个晶片上系统滙流排,用以连接至少某些该些功能方块,及一外部滙流排,用以供该些功能方块之至少一个与晶片外装置交换资料,该方法包括:接收复数个要求;依据它们是否要使用该系统滙流排、该外部滙流排、以及该些滙流排两者之中的一个,将该些接收的要求特征化;选择该些要求之一第一者;确认该些将被闲置的滙流排,假如该第一要求被执行;选择该些要求之一第二者,其可以被该系统滙流排及该外部滙流排之至少一个执行,其将被闲置,假如该第一要求被执行;以及与授予该第一要求同步地授予该第二要求。24.如申请专利范围第23项所述之用于一半导体晶片之方法,更包括:藉由一单一晶片多权限仲裁器指定个别的非阶层优先权至所有的该些要求,其中该第一要求具有该些优先权之最高者。25.如申请专利范围第23项所述之用于一半导体晶片之方法,更包括:确认该晶片上之将被闲置之所有滙流排,假如该第一要求及该第二要求同时被执行;选择该些要求之一第三者,其可以被将被闲置之一辅助系统滙流排执行,假如该第一要求及该第二要求同时被执行;以及与授予该第一要求同步地授予该第三要求。26.如申请专利范围第23项所述之用于一半导体晶片之方法,更包括:经由依据该授予的第一要求之该系统滙流排转送一第一组资料;经由依据该授予的第二要求之该外部滙流排转送一第二组资料,其与转送该第一组资料同步;以及经由依据该授予的第三要求之该辅助系统滙流排转送一第三组资料,其与转送该第一组资料同步。27.如申请专利范围第23项所述之用于一半导体晶片之方法,更包括:经由依据该授予的第一、第二及第三要求之该辅助系统滙流排、该系统滙流排、及该外部滙流排转送一单一组的资料。28.一种用于一半导体晶片之方法,该半导体晶片具有一晶片上CPU方块,一第二晶片上功能方块,至少一个晶片上系统滙流排,用以连接该些晶片上方块,一晶片上DRAM刷新控制器及一外部滙流排,该方法包括:接收复数个要求,其中之一第一者系来自该DRAM刷新控制器;检查该些其余要求之一第二者是否只使用该系统滙流排;以及假如是如此,则同步地执行授予该第一及第二要求。29.如申请专利范围第28项所述之用于一半导体晶片之方法,更包括:指定优先权至该些要求;选择具有该些优先权之一第二者之一要求;以及判断该选择的要求是否可以作为该第二要求。30.如申请专利范围第28项所述之用于一半导体晶片之方法,更包括:假如具有该些优先权之第二者之该要求不可以作为该第二要求,则判断具有该些优先权之一第三者之一要求是否可以作为该第二要求。31.一种用于一半导体晶片之方法,该半导体晶片具有复数个晶片上功能方块,至少一个晶片上系统滙流排,用以连接至少某些该些功能方块,及一外部滙流排,用以供该些功能方块之至少一个与晶片外装置交换资料,该方法包括:接收复数个要求;依据它们是否要使用该系统滙流排、该外部滙流排、以及该些滙流排两者之中的一个,将该些接收的要求特征化;依据预设的分级指定优先权至该些要求;选择该些要求之一第一者,其具有该些优先权之最高者;判断该系统滙流排及该外部滙流排之至少一个是否将被闲置,假如该第一要求被授予;以及假如是如此,选择该些要求之一第二者,其同被该些将要闲置之滙流排之至少一个执行,以及然后同步地授予该第一要求及该第二要求。32.如申请专利范围第31项所述之用于一半导体晶片之方法,更包括:判断具有该些优先权之第二者之一要求是否可以作为该第二要求。33.如申请专利范围第31项所述之用于一半导体晶片之方法,更包括:假如具有该些优先权之第二者之该要求不可以作为该第二要求,则判断具有该些优先权之第三者之一要求是否可以作为该第二要求。34.一种用于一半导体晶片之方法,该半导体晶片具有一晶片上多权限多通道通用直接记忆体存取(multi-jurisdictional multi-channel General Direct Memory Access,简称mJmCGDMA)方块,一第二晶片上功能方块,至少一个晶片上系统滙流排,用以连接该些晶片上方块,及一外部滙流排,用以供该mJmCGDMA方块与一晶片外装置交换资料,该方法包括:由该mJmCGDMA方块授予一要求,藉以于一第一周期中只控制该系统滙流排;以及然后由该mJmCGDMA方块授予一要求,藉以于接着该第一周期之一第二周期中只控制于一晶片外系统之该外部滙流排。35.如申请专利范围第34项所述之用于一半导体晶片之方法,更包括:然后由该mJmCGDMA方块授予一要求,藉以于接着该第二周期之一第三周期中同时控制该系统滙流排及该外部滙流排两者。图式简单说明:第1图是绘示习知技艺的记忆体的滙流排系统的方块图。第2A图是绘示习知技艺的使用独占式设计的单一仲裁器的晶片上之系统(System-On-a-Chip,简称SOC)的方块图。第2B图是绘示习知技艺的混合仲裁方法的分级的实例的图形,其使用第2A图中的使用独占架构的单一仲裁器来指定运作优先权至功能方块。第2C图绘示在第2A图的系统中由依照独占滙流排仲裁架构所产生的快照,其使用第2B图的混合架构。第3A图是绘示习知技艺的使用阶层式设计的单一仲裁器的晶片上之系统(System-On-a-Chip,简称SOC)的方块图。第3B图是阐述习知技艺的分级的实例的图形,其用于第3A图的两个仲裁器之一用来指定运作优先权至功能方块。第3C图是阐述习知技艺的分级的实例的图形,其用于第3A图的两个仲裁器之另一个用来指定运作优先权至功能方块,其与第3B图的分级为阶层架构。第3D图绘示在第3A图的系统中由依照第3B图及第3C图的习知阶层组合所产生的快照。第4图是依照本发明之一实施例之晶片上之系统(System-On-a-Chip,简称SOC)之方块图,其具有整合的功能方块及使用晶片多权限滙流排仲裁器,用以协调该些方块之间之外部滙流排与系统滙流排。第5图是依照本发明之另一实施例之晶片上之系统(System-On-a-Chip,简称SOC)之方块图,其具有整合的功能方块及使用晶片多权限滙流排仲裁器,用以协调该些方块之间之外部滙流排与两个系统滙流排。第6图是依照本发明之再一实施例之晶片上之系统(System-On-a-Chip,简称SOC)之方块图,其具有整合的功能方块及使用晶片多权限滙流排仲裁器,用以协调该些方块之间之外部滙流排与三个系统滙流排。第7图是依照本发明之一实施例之多权限滙流排仲裁器之方块图。第8图是多输入外部记忆体控制器之内部方块图,其可与第7图之滙流排仲裁器一起使用,与其他元件的可能布局一起。第9图阐述用来表列依照本发明之一实施例之功能方块之滙流排要求之型式之表格。第10图是绘示表列在第9图的表1中的要求的集合之间的关系的图形。第11图阐述用来依照第10图的集合将第9图的要求分类的表格。第12图是阐述依照本发明的实施例的混合仲裁方法的分级的实例的图形,其用来指定运作优先权至功能方块。第13图是阐述依照本发明的实施例的一般方法的流程图。第14图是阐述依照本发明的另一实施例的一般方法的流程图。第15图是阐述依照本发明的实施例的滙流排仲裁器的运作的流程图。第16图绘示依照本发明的实施例的滙流排仲裁架构的滙流排仲裁器所产生的快照。第17图阐述用来比较本发明的架构与习知技艺的效能的表格。 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