| 主权项 |
1.一种反及闸型快闪记忆胞列,包括:多数个闸极结构,各该闸极结构由一基底起至少包括一穿隧介电层、一浮置闸极、一闸间介电层与一控制闸极;多数个掺杂区,设置于该些闸极结构之间的该基底中,而使该些闸极结构串联连接在一起;多数个抹除闸极,设置于该些闸极结构之间、且位于该些掺杂区上方;一间隙壁,设置于该些闸极结构与该些抹除闸极之间;一介电层,设置于该些抹除闸极与该些掺杂区之间;一第一选择闸极与一第二选择闸极,分别设置于些闸极结构中最外侧之该两闸极结构之侧壁;一选择闸极介电层,设置于该第一选择闸极、该第二选择闸极与该基底之间;一汲极区,设置于该第一选择闸极不与外侧之该闸极结构相邻之一侧的该基底中;以及一源极区,设置于该第二选择闸极不与外侧之该闸极结构相邻之一侧的该基底中。2.如申请专利范围第1项所述之反及闸型快闪记忆胞列,其中该抹除闸极填满该些记忆胞闸极结构之间的间隙。3.如申请专利范围第1项所述之反及闸型快闪记忆胞列,其中该选择闸极介电层之厚度包括90埃至100埃左右。4.如申请专利范围第1项所述之反及闸型快闪记忆胞列,其中该闸间介电层之材质包括氧化矽/氮化矽/氧化矽。5.如申请专利范围第1项所述之反及闸型快闪记忆胞列,其中该浮置闸极之材质为掺杂砷离子之多晶矽。6.如申请专利范围第1项所述之反及闸型快闪记忆胞列,其中该介电层之厚度包括300埃至500埃左右。7.一种反及闸型快闪记忆胞阵列,包括:多数个记忆胞列,呈二维配置,而成一记忆胞阵列,各该记忆胞列中包括:多数个闸极结构,各该闸极结构由一基底起至少包括一穿隧介电层、一浮置闸极、一闸间介电层与一控制闸极;多数个掺杂区,设置于该些闸极结构之间的该基底中,而使该些闸极结构串联连接在一起;多数个抹除闸极,设置于该些闸极结构之间、且位于该些掺杂区上方;一间隙壁,设置于该些闸极结构与该些抹除闸极之间;一介电层,设置于该些抹除闸极与该些掺杂区之间;一第一选择闸极与一第二选择闸极,分别设置于些闸极结构中最外侧之该两闸极结构之侧壁;一选择闸极介电层,设置于该第一选择闸极、该第二选择闸极与该基底之间;一汲极区,设置于该第一选择闸极不与外侧之该闸极结构相邻之一侧的该基底中;一源极区,设置于该第二选择闸极不与外侧之该闸极结构相邻之一侧的该基底中;多数字元线,在行方向平行排列,且连接同一行之该些闸极结构之该控制闸极;多数位元线,分别连接该第一选择闸极之该汲极区;一源极线,分别连接同一行之该第二选择闸极之该源极区;以及多数抹除闸极线,在行方向平行排列,且连接同一行之该些抹除闸极。8.如申请专利范围第7项所述之反及闸型快闪记忆胞阵列,其中该抹除闸极填满该些记忆胞闸极结构之间的间隙。9.如申请专利范围第7项所述之反及闸型快闪记忆胞阵列,其中该选择闸极介电层之厚度包括90埃至100埃左右。10.如申请专利范围第7项所述之反及闸型快闪记忆胞阵列,其中该闸间介电层之材质包括氧化矽/氮化矽/氧化矽。11.如申请专利范围第7项所述之反及闸型快闪记忆胞阵列,其中该浮置闸极之材质为掺杂砷离子之多晶矽。12.如申请专利范围第7项所述之反及闸型快闪记忆胞阵列,其中该介电层之厚度包括300埃至500埃左右。13.一种反及闸型快闪记忆胞阵列之制造方法,包括:提供一基底;于该基底上形成多数个闸极结构,该些闸极结构成一列,各该些闸极结构由该基底起依序为一穿隧介电层、一浮置闸极、一闸间介电层与一控制闸极;于该些闸极结构之间的该基底中形成多数个掺杂区;于该些掺杂区表面形成一介电层,并于该浮置闸极之侧壁形成一第一间隙壁;于该些闸极结构之间的间隙形成一抹除闸极;于该些闸极结构中最外侧之该两闸极结构的侧壁上形成一第二间隙壁;于该基底上形成一选择闸极介电层;于该第二间隙壁之侧壁上形成一第一选择闸极与一第二选择闸极;于该第一选择闸极与该第二选闸极未与该些闸极结构相邻侧之该基底中形成一源极区与一汲极区;以及于该基底上形成与该源极区电性连接之一源极线。14.如申请专利范围第13项所述之反及闸型快闪记忆胞阵列之制造方法,其中该些闸极结构之形成步骤包括:于该基底上形成一第一介电层;于该介电层上形成一第一导体层;于该第一导体层上形成一第二介电层;于该闸间介电层上形成一第二导体层;图案化该第二导体层以形成该控制闸极;以及图案化该第二介电层、该第一导体层、该第一介电层以形成该闸间介电层、该浮置闸极与该穿隧介电层。15.如申请专利范围第14项所述之反及闸型快闪记忆胞阵列之制造方法,其中于形成该控制闸极之步骤后与形成该闸间介电层、该浮置闸极与该穿隧介电层之步骤前,更包括于该控制闸极之侧壁与顶部形成一第三间隙壁。16.如申请专利范围第15项所述之反及闸型快闪记忆胞阵列之制造方法,其中于该控制闸极之侧壁与顶部形成该第三间隙壁之方法包括热氧化法。17.如申请专利范围第15项所述之反及闸型快闪记忆胞阵列之制造方法,其中于形成该闸间介电层、该浮置闸极与该穿隧介电层步骤中,包括以具有该第三间隙壁之该控制闸极作为自行对准罩幕。18.如申请专利范围第13项所述之反及闸型快闪记忆胞阵列之制造方法,其中于该些掺杂区表面形成该介电层,并于该浮置闸极之侧壁形成该第一间隙壁之方法包括热氧化法。19.如申请专利范围第13项所述之反及闸型快闪记忆胞阵列之制造方法,其中于该基底上形成该选择闸极介电层之方法包括热氧化法。20.如申请专利范围第13项所述之反及闸型快闪记忆胞阵列之制造方法,其中该浮置闸极之材质包括掺杂砷离子之多晶矽。21.一种反及闸型快闪记忆胞阵列之操作方法,该记忆胞阵列包括多数个记忆胞列,各该记忆胞列中之该些记忆胞串联连接于一第一选择电晶体与一第二选择选择之间;各该些记忆胞至少包括由一基底、一穿隧介电层、一浮置闸极、一闸间介电层、一控制闸极与一源极/汲极区,在每两相邻该些记忆胞之间设置有一抹除闸极;多数字元线在行方向平行排列,且连接同一行之该些记忆胞之该控制闸极;一源极线分别连接同一行之该些第一选择电晶体之源极;多数位元线连接各该些第二选择电晶体之汲极;一第一选择闸极线连接同一行之该些第一选择电晶体之闸极,一第二选择闸极线连接同一行之该些第二选择电晶体之闸极;多数抹除闸极线在行方向平行排列,且连接同一行之该些抹除闸极,该方法包括:进行程式化操作时,于选定之该位元线施加0伏特电压,于非选定之该位元线施加一第一电压,于该第一选择闸极线施加一第二电压,于选定之该记忆胞所耦接之该字元线上施加一第三电压,非选定该些字元线上施加一第四电压,以利用通道F-N穿隧效应程式化选定之该记忆胞;进行读取操作时,于选定之该位元线施加一第五电压,于该第一选择闸极线施加一第六电压,于选定之该记忆胞所耦接之该字元线上施加0伏特电压,非选定该些字元线上施加一第七电压,以读取该记忆胞;以及在进行抹除操作时,于该些抹除闸极线上施加一第八电压,该第八电压与该基底一电压差足以使注入该些记忆胞之该浮置闸极的电子,经由该抹除闸极而移除,以进行整个记忆胞阵列之抹除。22.如申请专利范围第21项所述之反及闸型快闪记忆胞阵列之操作方法,其中该第一电压为5伏特至7伏特左右。23.如申请专利范围第21项所述之反及闸型快闪记忆胞阵列之操作方法,其中该第二电压为10伏特至20伏特左右。24.如申请专利范围第21项所述之反及闸型快闪记忆胞阵列之操作方法,其中该第三电压为10伏特至20伏特左右。25.如申请专利范围第21项所述之反及闸型快闪记忆胞阵列之操作方法,其中该第四电压为5伏特至7伏特左右。26.如申请专利范围第21项所述之反及闸型快闪记忆胞阵列之操作方法,其中该第五电压为1伏特至2伏特左右。27.如申请专利范围第21项所述之反及闸型快闪记忆胞阵列之操作方法,其中该第六电压为5伏特至7伏特左右。28.如申请专利范围第21项所述之反及闸型快闪记忆胞阵列之操作方法,其中该第七电压为5伏特至7伏特左右。29.如申请专利范围第21项所述之反及闸型快闪记忆胞阵列之操作方法,其中该第八电压为10伏特至20伏特左右。图式简单说明:第1图为绘示一种本发明之NAND(反及闸)型快闪记忆胞阵列之电路简图。第2图为绘示本发明之反及闸(NAND)型快闪记忆胞阵列之结构剖面图。第3A图至第3G图为绘示本发明之NAND(反及闸)型快闪记忆胞阵列的制造流程剖面图。 |
