发明名称 半导体装置
摘要 一种半导体装置中包括一记忆胞阵列,系由复数个行排置与列排置之单元记忆胞所构成。该单元记忆胞包括一第一、第二场效电晶体,其具有一第一导电型式;一第三、第四场效电晶体,其具有一第二导电型式;以及一第一、第二电阻元件。该单元记忆胞系为一无负荷型四电晶体胞,其配置结构包括:该第一场效电晶体之源/汲极路径系连接于一第一电源器以及一第一节点之间;该第二场效电晶体之源/汲极路径系连接于该第一电源器以及一第二节点之间;该第一场效电晶体之闸极系连接至该第二节点,该第二场效电晶体之闸极系连接至该第一节点;该第三场效电晶体之源/汲极路径系与该第一电阻元件构成一连续接连结构,且连接于该第一节点与一第一位元线之间;该第四场效电晶体之源/汲极路径系与该第二电阻元件构成一连续接连结构,且连接于该第二节点与一第二位元线之间,且该第一位元线与该第二位元线系构成为一对;以及该第三场效电晶体与该第四场效电晶体之闸极均连接至一字元线。
申请公布号 TWI220556 申请公布日期 2004.08.21
申请号 TW091123561 申请日期 2002.10.14
申请人 NEC电子股份有限公司 发明人 安藤 岳
分类号 H01L21/8244;G11C11/41 主分类号 H01L21/8244
代理机构 代理人 洪澄文 台北市大安区信义路四段二七九号三楼
主权项 1.一种半导体装置,包括一记忆胞阵列,系由复数个 行排置与列排置之单元记忆胞所构成,其中该单元 记忆胞包括: 一第一、第二场效电晶体,其具有一第一导电型式 ; 一第三、第四场效电晶体,其具有一第二导电型式 ;以及 一第一、第二电阻元件; 其中,该单元记忆胞系为一无负荷型四电晶体胞, 其配置结构包括: 该第一场效电晶体之源/汲极路径系连接于一第一 电源器以及一第一节点之间; 该第二场效电晶体之源/汲极路径系连接于该第一 电源器以及一第二节点之间; 该第一场效电晶体之闸极系连接至该第二节点,该 第二场效电晶体之闸极系连接至该第一节点; 该第三场效电晶体之源/汲极路径系与该第一电阻 元件构成一连续接连结构,且连接于该第一节点与 一第一位元线之间; 该第四场效电晶体之源/汲极路径系与该第二电阻 元件构成一连续接连结构,且连接于该第二节点与 一第二位元线之间,且该第一位元线与该第二位元 线系构成为一对;以及 该第三场效电晶体与该第四场效电晶体之闸极均 连接至一字元线。 2.如申请专利范围第1项所述之半导体装置,其中该 第一导电型式系与该第二导电型式相反。 3.如申请专利范围第1项所述之半导体装置,其中该 第一、第二场效电晶体系为一N型场效电晶体,该 第三、第四场效电晶体系为一P型场效电晶体,以 及该第一电源器系为一低功率电源器。 4.如申请专利范围第1项所述之半导体装置,其中该 第一导电型式系与该第二导电型式相同。 5.如申请专利范围第1项所述之半导体装置,其中该 第一、第二、第三、第四场效电晶体均为一N型场 效电晶体,以及该第一电源器系为一低功率电源器 。 6.如申请专利范围第1项所述之半导体装置,其中该 第一电阻元件系形成于一扩散区域中,且该扩散区 域是用来作为该第三场效电晶体之一电极,该第二 电阻元件系形成于一扩散区域中,且该扩散区域是 用来作为该第四场效电晶体之一电极。 7.如申请专利范围第6项所述之半导体装置,其中该 第一、第二电阻元件系为一低浓度之扩散区域。 8.如申请专利范围第2或3项所述之半导体装置,其 中该第一电阻元件系连接于该第三场效电晶体与 该第一位元线之间,且该第二电阻元件系连接于该 第四场效电晶体与该第二位元线之间。 9.如申请专利范围第4项所述之半导体装置,其中该 第一电阻元件系连接于该第三场效电晶体与该第 一节点之间,且该第二电阻元件系连接于该第四场 效电晶体与该第二节点之间。 10.如申请专利范围第2或3项所述之半导体装置,其 中该第一电阻元件系形成于一接触洞中,该接触洞 系形成于一用以连接该第三场效电晶体与该第一 位元线之连接路径上,且该第二电阻元件系形成于 一接触洞中,该接触洞系形成于一用以连接该第四 场效电晶体与该第二位元线之连接路径上。 图式简单说明: 第1A图显示本发明一实施例之半导体装置的区块 图。 第1B图显示本发明一实施例之半导体装置的记忆 胞阵列的区块示意图。 第1C图显示本发明一实施例之半导体装置的单元 记忆胞的电路图。 第2A图显示电压(Vg)与电流(Id)之关系的对数规格图 ,其中电压(Vg)位于横轴,电流(Id)位于纵轴。 第2B图显示电压(Vg)与电流(Id)之关系的线性规格图 ,其中电压(Vg)位于横轴,电流(Id)位于纵轴。 第2C图显示量测电压(Vg)与电流(Id)之电路图。 第3图系为使用第2图所示之Id-Vg特性,对单元记忆 胞MC1的SNM模拟结果图。 第4图显示第1C图所示之单元记忆胞MC1之每个电晶 体的闸极、扩散区域以及接触洞之位置关系图。 第5图系显示第4图之切线A-A'的剖面示意图,且其另 包含有一上金属线层。 第6A~6D图系沿第4图之切线A-A'显示于构成PMOS之电 极的P型扩散区域中制作电阻器的方法剖面图。 第7A~7B图系沿第4图之切线A-A'显示相同于单元记忆 胞MC1之每个电晶体的闸极、扩散区域以及接触洞 之位置关系中形成金属矽化物层的方法剖面图。 第8图显示第1C图所示之单元记忆胞MC1之每个电晶 体的闸极、扩散区域以及接触洞之位置关系图,其 中接触洞是用来提供闸极与扩散区域之间的内连 接线。 第9图系显示第8图之切线B-B'的剖面示意图,且其另 包含有一上金属线层。 第10A~10D图系沿第8图之切线B-B'显示于位元接触洞 中制作电阻器的方法剖面图。 第11A图显示单元记忆胞MC1之配置变化的电路图。 第11B图显示单元记忆胞MC1之配置变化的平面图,以 显示每个电晶体的闸极、扩散区域以及接触洞之 位置关系。 第11C图系显示第11B图之切线C-C'的剖面示意图,且 其另包含有一上金属线层。 第12图显示例一之半导体装置中记忆胞M1以及记忆 胞M3之电路图。 第13图显示例二之SRAM记忆胞的电路图。 第14图显示例三之无负荷型四CMOS电晶体之SRAM记忆 胞的电路图。 第15A~15C图解释单元记忆胞之SNM。
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