| 主权项 |
1.一种移位暂存器单元,包括:一第一电晶体,其第一源/汲极耦接于一第一节点,其闸极接收一重置信号,使上述移位暂存器单元停止送出脉冲信号;一第二电晶体,其第一源/汲极耦接于上述第一电晶体之第二源/汲极,其第二源/汲极耦接于一第二节点,其闸极接收一设定讯号,用以启动上述移位暂存器单元;一第三电晶体,其闸极耦接于上述第一电晶体之第二源/汲极,第一源/汲极接收一时脉信号,用以使上述移位暂存器单元输出脉冲信号,第二源/汲极耦接于一输出端;以及一第四电晶体,其第一源/汲极耦接于上述第一节点,其第二源/汲极耦接于上述输出端,其闸极接收一刷新信号,用以设定上述移位暂存器单元在一般状态下之位准値。2.如申请专利范围第1项所述之移位暂存器单元,其中,更包括:一第五电晶体,其第一源/汲极耦接于上述第一节点,其第二源/汲极耦接于上述第一电晶体之第二源/汲极,其闸极接收一预设信号,用以设定上述第三电晶体闸极之电压位准。3.如申请专利范围第2项所述之移位暂存器单元,其中,上述电晶体均为P型,上述第一节点耦接于一电压源,上述第二节点耦接于上述设定信号,用以避免上述第二电晶体之第一及第二源/汲极长时间处于不同电位,而发生漏电所产生的误差。4.如申请专利范围第2项所述之移位暂存器单元,其中,上述电晶体均为P型,上述第一节点之电位大于上述上述第二节点之电位。5.如申请专利范围第2项所述之移位暂存器单元,其中,上述电晶体均为N型,上述第一节点耦接于一接地端(Gnd),上述第二节点耦接于上述设定信号,用以避免上述第二电晶体之第一及第二源/汲极长时间处于不同电位,而发生漏电所产生的误差。6.如申请专利范围第2项所述之移位暂存器单元,其中,上述电晶体均为N型,上述第一电位节点之电压小于上述第二电位节点之电压。7.如申请专利范围第2或3或4或5项所述之移位暂存器单元,其中,上述电晶体均为薄膜电晶体(TFT)。8.如申请专利范围第2或3或4或5项所述之移位暂存器单元,其中,上述电晶体均为金属氧化半导体(MOS)。9.一种多级移位暂存电路,包括:第1级至第n级移位暂存器单元(SR1-SRn),彼此依序串接,当第1级移位暂存器单元(SR1)接收一初始设定信号后,上述第1级至第n级移位暂存器单元依序输出一脉冲信号;每一级移位暂存器单元均至少包括:一时脉端,用以耦接一时脉信号;一设定端,接收一设定信号,用以驱动上述移位暂存器单元将上述时脉信号予以输出作为上述脉冲信号;以及一重置端,接收一重置信号,用以重置上述移位暂存器单元而停止将上述时脉信号之脉冲予以输出;其中,上述第k级移位暂存器单元(SRk,1≦k<n)之重置端耦接上述第k+1级移位暂存器单元(SRk+1)之输出信号作为上述重置信号,上述第n移位暂存器单元(SRn)之重置端耦接上述第1级移位暂存器单元(SR1)之输出信号作为上述重置信号;上述第j级移位暂存器单元(SRj,1<j≦n)之设定端耦接上述第j-1级移位暂存器单元(SRj-1)之输出信号作为上述设定信号,上述第1级移位暂存器单元(SR1)之设定端耦接上述初始设定信号;上述移位暂存器单元(SR1~SRn)中之奇数级的时脉端耦接一第一时脉信号作为上述时脉信号;上述移位暂存器单元(SR1~SRn)中之偶数级的时脉端耦接一第二时脉信号作为上述时脉信号。10.如申请专利范围第9项所述之多级移位暂存电路,其中,上述移位暂存器单元,包括:一第一电晶体,其第一源/汲极耦接于一第一节点,其闸极为上述重置端;一第二电晶体,其第一源/汲极耦接于上述第一电晶体之第二源/汲极,其第二源/汲极耦接于一第二节点,其闸极为上述设定端;以及一第三电晶体,其闸极耦接于上述第一电晶体之第二源/汲极,其第一源/汲极为上述时脉端,第二源/汲极耦接于一输出端。11.如申请专利范围第10项所述之多级移位暂存电路,其中,上述移位暂存器单元,更包括:一第四电晶体,其第一源/汲极耦接于上述第一节点,其第二源/汲极耦接于上述输出端,其闸极为一刷新端,接收一刷新信号,用以设定上述移位暂存器单元在一般状态下之位准値;一第五电晶体,其第一源/汲极耦接于上述第一节点,其第二源/汲极耦接于上述第一电晶体之第二源/汲极,其闸极为一预设端,接收一预设信号,用以设定上述第三电晶体闸极之电压位准;其中,上述移位暂存器单元(SR1~SRn)中之偶数级的刷新端耦接上述第一时脉信号作为上述刷新信号;上述移位暂存器单元(SR1~SRn)中之奇数级的刷新端耦接一第二时脉信号作为上述刷新信号;上述移位暂存器单元(SR1~SRn)中之预设端均接收上述预设信号。12.如申请专利范围第11项所述之多级移位暂存电路,其中,上述第一及第二输入时脉信号的频率相同,但波宽比(duty cycle)不同。13.如申请专利范围第12项所述之多级移位暂存电路,其中,上述电晶体均为P型,上述第一节点耦接于一电压源,上述第二节点耦接于上述设定信号,用以避免上述第二电晶体之第一及第二源/汲极长时间处于不同电位,而发生漏电所产生的误差。14.如申请专利范围第12项所述之多级移位暂存电路,其中,上述电晶体均为P型,上述第一节点之电位大于上述上述第二节点之电位。15.如申请专利范围第12项所述之多级移位暂存电路,其中,上述电晶体均为N型,上述第一节点耦接于一接地端(Gnd),上述第二节点耦接于上述设定信号,用以避免上述第二电晶体之第一及第二源/汲极长时间处于不同电位,而发生漏电所产生的误差。16.如申请专利范围第12项所述之多级移位暂存电路,其中,上述电晶体均为N型,上述第一电位节点之电压小于上述第二电位节点之电压。17.如申请专利范围第13或14或15或16项所述之多级移位暂存电路,其中,上述电晶体均为薄膜电晶体(TFT)。18.如申请专利范围第13或14或15或16项所述之多级移位暂存电路,其中,上述电晶体均为金属氧化半导体(MOS)。19.一种多级移位暂存器电路,包括:第1级至第n+1级移位暂存器单元(SR1~SRn+1),彼此依序串接,当第1级移位暂存器单元(SR1)接收一初始设定信号后,上述第1级至第n+1级移位暂存器单元依序输出一脉冲信号;每一级移位暂存器单元均至少包括:一时脉端,用以耦接一时脉信号;一设定端,接收一设定信号,用以驱动上述移位暂存器单元将上述时脉信号予以输出作为上述脉冲信号;以及一重置端,接收一重置信号,用以重置上述移位暂存器单元而停止将上述时脉信号之脉冲予以输出;其中,上述第k级移位暂存器单元(SRk,1≦k<n+1)之重置端耦接上述第k+1级移位暂存器单元(SRk+1)之输出信号作为上述重置信号;上述第j级移位暂存器单元(SRj,1<j≦n+1)之设定端耦接上述第j-1级移位暂存器单元(SRj-1)之输出信号作为上述设定信号,上述第1级移位暂存器单元(SR1)之设定端耦接上述初始设定信号;上述移位暂存器单元(SR1~SRn+1)中之第3a-2级的时脉端耦接一第一时脉信号作为上述时脉信号;上述移位暂存器单元(SR1~SRn+1)中之第3a-1级的时脉端耦接一第二时脉信号作为上述时脉信号;上述移位暂存器单元(SR1~SRn+1)中之第3a级的时脉端耦接一第三时脉信号作为上述时脉信号。20.如申请专利范围第19项所述之多级移位暂存器电路,其中,上述移位暂存器单元,包括:一第一电晶体,其第一源/汲极耦接于一第一节点,其闸极为上述重置端;一第二电晶体,其第一源/汲极耦接于上述第一电晶体之第二源/汲极,其第二源/汲极耦接于一第二节点,其闸极为上述设定端;以及一第三电晶体,其闸极耦接于上述第一电晶体之第二源/汲极,其第一源/汲极为上述时脉端,第二源/汲极耦接于一输出端。21.如申请专利范围第20项所述之多级移位暂存器电路,其中,上述移位暂存器单元,更包括:一第四电晶体,其第一源/汲极耦接于上述第一节点,其第二源/汲极耦接于上述输出端,其闸极为一刷新端,接收一刷新信号,用以设定上述移位暂存器单元在一般状态下之位准値;一第五电晶体,其第一源/汲极耦接于上述第一节点,其第二源/汲极耦接于上述第一电晶体之第二源/汲极,其闸极为一预设端,接收一预设信号,用以设定上述第三电晶体闸极之电压位准;其中,上述移位暂存器单元(SR1~SRn)中之第3a-2级的时脉端耦接一第二时脉信号作为上述时脉信号;上述移位暂存器单元(SRI~SRn)中之第3a-1级的时脉端耦接一第三时脉信号作为上述时脉信号;上述移位暂存器单元(SR1~SRn)中之第3a级的时脉端耦接一第一时脉信号作为上述时脉信号;上述移位暂存器单元(SR1~SRn)中之预设端均接收上述预设信号。22.如申请专利范围第21项所述之多级移位暂存器电路,其中,上述第一、第二及第三输入时脉信号的频率相同,但波宽比(duty cycle)不同。23.如申请专利范围第22项所述之多级移位暂存器电路,其中,上述电晶体均为P型,上述第一节点耦接于一电压源,上述第二节点耦接于上述设定信号,用以避免上述第二电晶体之第一及第二源/汲极长时间处于不同电位,而发生漏电所产生的误差。24.如申请专利范围第22项所述之多级移位暂存器电路,其中,上述电晶体均为P型,上述第一节点之电位大于上述上述第二节点之电位。25.如申请专利范围第22项所述之多级移位暂存器电路,其中,上述电晶体均为N型,上述第一节点耦接于一接地端(Gnd),上述第二节点耦接于上述设定信号,用以避免上述第二电晶体之第一及第二源/汲极长时间处于不同电位,而发生漏电所产生的误差。26.如申请专利范围第22项所述之多级移位暂存器电路,其中,上述电晶体均为N型,上述第一电位节点之电压小于上述第二电位节点之电压。27.如申请专利范围第23或24或25或26项所述之多级移位暂存器电路,其中,上述电晶体均为薄膜电晶体(TFT)。28.如申请专利范围第23或24或25或26项所述之多级移位暂存器电路,其中,上述电晶体均为金属氧化半导体(MOS)。图式简单说明:第1A、1B图为习知的移位暂存器(一)的电路结构。第1C图习知的移位暂存器(一)的时脉图。第2图为习知的移位暂存器(二)的电路结构。第3A图显示P型电晶体所组成之移位暂存器单元第一实施例。第3B图显示本发明P型电晶体所组成之移位暂存器单元之动作时序图。第3C图显示P型电晶体所组成之移位暂存器单元第二实施例。第4A图显示N型电晶体所组成之移位暂存器单元第一实施例。第4B图显示本发明N型电晶体所组成之移位暂存器单元之动作时序图。第4C图显示N型电晶体所组成之移位暂存器单元第二实施例。第5A图显示本发明四级移位暂存器电路之第一实施例。第5B图显示本发明四级移位暂存器电路第一实施例之动作时序图。第6图显示多级移位暂存器电路之示意图。第7A图显示本发明四级移位暂存器电路之第二实施例。第7B图显示本发明四级移位暂存器电路第二实施例之动作时序图。 |
