| 主权项 |
1.一种双MONOS(金属氧化物-氮化物-氧化物半导体记忆体)细胞元之控制闸极及字元线电压升压电路,其包含有:一字元线,其位于覆盖一薄氧化层上,一控制左闸极,其位于覆盖该薄氧化层中的一氮布植区上;一控制右闸极,其位于覆盖于该薄氧化层中的另一个氮布植区上;及一位元线,其系位于该氧化层下的扩散区中。2.如申请专利范围第1项所述之双MOMOS记忆体细胞元之控制闸极及字元线电压升压电路,其中该控制闸极系包含该控制闸极左侧及该控制闸极右侧,而以形成一2位元细胞元。3.如申请专利范围第1项所述之双MOMOS记忆体细胞元之控制闸极及字元线电压升压电路,其中该2位元细胞元系由一左侧位元及一右侧位元所组成。4.如申请专利范围第1项所述之双MOMOS记忆体细胞元之控制闸极及字元线电压升压电路,其中该左侧位元可透过施加一特定电压于一相邻细胞元的控制闸极或位元线上而被选择,该特定电压不同于被选择的细胞元的电压及其他未选择细胞元的电压。5.如申请专利范围第1项所述之双MOMOS记忆体细胞元之控制闸极及字元线电压升压电路,其中该字元线包含有一寄生电容,其系藉由字元线多晶矽覆盖于薄氧化层上而形成。6.如申请专利范围第1项所述之双MOMOS记忆体细胞元之控制件闸极及字元线电压升压电路,其中与该字元线相邻的该控制闸极包含有一寄生电容,其系经由控制闸极多晶矽覆盖在该氮化层及氧化层上而形成。7.如申请专利范围第1项所述之双MOMOS记忆体细胞元之控制闸极及字元线电压升压电路,其中在该字元线及该相邻控制闸极间的该电容耦接会在该字元线上造成一电压升压。8.如申请专利范围第1项所述之双MOMOS记忆体细胞元之控制闸极及字元线电压升压电路,其中在该相邻位元线上的该特殊电压,可藉由电容偶接于该已选择字元线及该相邻位元线之间而升压或升高到所需的等级。9.如申请专利范围第1项所述之双MOMOS记忆体细胞元之控制闸极及字元线电压升压电路,其中在该相邻控制闸极上的该电压,可藉由电容偶接于该已选择字元线及该相邻的控制闸极线之间而升压或升高到必须的等级。10.如申请专利范围第1项所述之双MOMOS记忆体细胞元之控制闸极及字元线电压升压电路,其中该控制闸梗系与该字元线物理性平行设置,以助于在被选择的字元线及相邻的控制闸极之间进行该电容耦接。11.如申请专利范围第1项所述之双MOMOS记忆体细胞元之控制闸极及字元线电压升压电路,其中被选择的或传送闸极系沿着记忆体阵列的位元线周期地隔开设置,以便于把该位元线的电容隔开成为较小的数値。12.如申请专利范围第1项所述之双MOMOS记忆体细胞元之控制闸极及字元线电压升压电路,其中隔开该位元线分割会造成一个低位元电容器,藉此减少改变电压以进行程式化、清除及读取记忆体模式的设定时间。13.如申请专利范围第1项所述之双MOMOS记忆体细胞元之控制闸极及字元线电压升压电路,其中被选择的或传送闸极系沿着记忆体阵列的控制闸极线周期地设置,以便于把该控制闸极的电容隔开成为较小的数値。14.如申请专利范围第1项所述之双MOMOS记忆体细胞元之控制闸极及字元线电压升压电路,其中隔开该控制闸极线会造成较低的控制闸极线电容,藉此减少改变电压以进行程式化、清除及读取记忆体模式的设定时间。15.一种双MONOS(金属氧化物-氮化物-氧化物半导体记忆体)的控制闸极及字元线电压升压方法,其步骤包含有:包含一字元线,其系设置覆盖于一薄氧化物,包含有一控制左闸极,其系设置覆盖于该薄氧化物中的一氮化物布质上;包含一控制左闸极,其系设置覆盖于该薄氧化物中的一氮化物布植上;包含一控制右闸极,其系设置于该薄氧化物中的另一个氮化物布植上;及包含一位元线,其系在该氧化物之上的扩散区。16.如申请专利范围第15项所述之双MONOS的控制闸极及字元线电压升压方法,其中该控制闸极系包含该控制左闸极及该控制右闸极,以形成一2位元细胞元。17.如申请专利范围第15项所述之双MONOS的控制闸极及字元线电压升压方法,其中该2位元细胞元系由一左侧位元及一右侧位元所组成。18.如申请专利范围第15项所述之双MONOS的控制闸极及字元线电压升压方法,其中该左侧位元可透过施加一特定电压于一相邻细胞元的控制闸极或位元线上而被选择,该特定电压不同于已选择细胞元的电压及其他未选择细胞元的电压。19.如申请专利范围第15项所述之双MONOS的控制闸极及字元线电压升压方法,其中该字元线系包含一寄生电容,其系由该字元线多晶矽覆盖于薄氧化物上而形成。20.如申请专利范围第15项所述之双MONOS的控制闸极及字元线电压升压方法,其中与该字元线相邻的该控制闸极,系包含一寄生电容,其系由控制闸极多晶矽覆盖于该氮化物及该氧化物上而形成。21.如申请专利范围第15项所述之双MONOS的控制闸极及字元线电压升压方法,其中该耦接在该字元线及该相邻控制闸极的电容,会造成在该字元线上的一个电压升压。22.如申请专利范围第15项所述之双MONOS的控制闸极及字元线电压升压方法,其中在该相邻位元线上的该特殊电压,可藉由电容偶接于该已选择字元线及该相邻位元线之间而升压或升高到所需的等级。23.如申请专利范围第15项所述之双MONOS的控制闸极及字元线电压升压方法,其中在该相邻控制闸极上的该电压,可藉由电容偶接于该已选择字元线及该相邻控制闸极线之间而。24.如申请专利范围第15项所述之双MONOS的控制闸极及字元线电压升压方法,其中该控制闸极系与该字元线物理性平行设置,以助于耦接被选择的字元线及相邻的控制闸极之间的该电容。25.如申请专利范围第15项所述之双MONOS的控制闸极及字元线电压升压方法,其中已选择或传送闸极系沿着记忆体阵列的位元线周期地隔开设置,以便于把该位元线的电容隔开成为较小的数値。26.如申请专利范围第15项所述之双MONOS的控制闸极及字元线电压升压方法,其中隔开该位元线会造成一个低位元电容器,藉此减少改变变压以进行程式化、清除及读取记忆体模式的设定时间。27.如申请专利范围第15项所述之双MONOS的控制闸极及字元线电压升压方法,其中已选择或传送闸极系沿着记忆体阵列的控制闸极线周期地隔开设置,以便于把该控制闸极线的电容隔开成为较小的数値。28.如申请专利范围第15项所述之双MONOS的控制闸极及字元线电压升压方法,其中隔开该控制闸极线会造成一个低控制闸极线电容器,藉此减少改变电压以进行程式化、清除及读取记忆体模式的设定时间。图式简单说明:第1图系显示一习知之MONOS记忆体细胞元之横剖面图。第2图系显示一习用电路示意图,其对应于第1图所示之MONOS记忆体细胞元横剖面图。第3图系显示本发明MONOS记忆体细胞元之横剖面图。第4图系显示一电路示意图,其对应于第3图所示之本发明MONOS记忆体细胞元剖面图。第5图系显示本发明MONOS记忆体细胞元的另一实施例之横剖面图。第6图系显示一电路示意图,其对应于第5图所示之本发明MONOS记忆体细胞元横剖面图。第7图系显示一对应第3图之记忆体细胞元横剖面图,其显示在记忆体细胞元[X]中,CG[X]及WL[Z]上具有电容元件。第8图系显示一对应第3图之记忆体细胞元横剖面图,其显示用于读取的控制闸极及所选择之字元线元件,在此实施例中,一字元线被标定来转换为WLs(所选择的字元线)。第9图系显示对应第3图之记忆体细胞元横剖面图,其显示用于读取的控制闸极及所选择之字元线元件,在此实施例中,两字元线被标定来进行转换,包含所选择的字元线WLS及一额外的覆载邻近字元线WLNS。第10图系显示对应第3图之记忆体细胞元横剖面图,其显示用于读取的控制闸极及所选择之字元线元件,在此实施例中,三字元线被标定来进行转换,包含所选择的字元线WLs、一覆载邻近元线WLns1及一额外选择的邻近字元线WLns2。第11图系显示对应第3图之记忆体细胞元横剖面图,其显示为了读取细胞元[X]而选择控制闸极另一实施例。第12图系显示对应第6图之记忆体细胞元横剖面图,其显示一记忆体细胞元的CG[X]及WL[X]上之电容元件。第13图系显示对应第6图之记忆体细胞元横剖面图,其显示用于读取的控制闸极及所选择之字元线,在此实施例中,一字元线被标定来转换为WLS(选定字线)。 |
