具牺牲层的嵌入式非挥发性记忆体之制造方法

摘要

一种使用一保护牺牲层以制造如罩幕式唯读记忆体(mask ROM)或SONOS记忆体(SONOS memory)等高密度非挥发性记忆体之制造方法。此些高密度非挥发性记忆体与高等周边逻辑元件(advanced peripheral logic)统合形成于单一晶片上。此制造方法包括：以一氮化矽牺牲层覆盖闸极介电层；在植入位元线步骤中使用罩幕定义该氮化矽牺牲层上之线结构图案；沈积一介电材料以填充该线结构间之间隙；平坦化；除去该氮化矽牺牲层并覆盖一多晶矽层；于该阵列区域中定义出字元线以及在该非阵列区域中定义出电晶体闸极构造；以及使用轻掺杂汲极(LDD)、矽化物(silicide)与其他逻辑电路之过程。

主权项

1.一种在一基板上之制造一积体电路的方法,该积体电路包括一位在该基板上一阵列区域之非挥发性记忆体以及一位在该基板上一非阵列区域之其他电路,该制造方法包括:在该基板之该阵列区域及该非阵列区域上形成一闸极介电层;在该基板之该阵列区域及该非阵列区域上,以一保护层覆盖该闸极介电层;在该阵列区域上依一位元线方向定义出至少一线并蚀刻该保护层以形成至少一线结构;于该线结构之间,穿透该闸极介电层植入一掺质于该基板之中;于该线结构之间,沈积一介电材料以填充该线结构间之至少一间隙;平坦化该阵列区域及该非阵列区域至一特定高度,该特定高度暴露出该线结构以及填充于该线结构之该间隙之该介电材料;除去位于该非阵列区域及该阵列区域上之该线结构上之该保护层,留下该闸极介电层以及填充于该线结构间之该间隙之该介电材料之余留部分;覆盖一多晶矽层于部分之该闸极介电层上以及填充于该线结构间之该间隙之该介电材料;于该阵列区域中定义出至少一字元线图形,并根据该图形蚀刻该多晶矽层使在该阵列区域中定义出至少一字元线,而在该非阵列区域中定义出至少一电晶体闸极构造;于该非阵列区域中植入一掺质以形成至少一汲极和源极区域;形成一自对准矽化物于该非阵列区域之该汲极和源极区域中;覆盖一介电材料层于该阵列区域及该非阵列区域上;以及在该介电材料层上形成并定义之金属层。2.如申请专利范围第1项所述之制造方法,更包括:在该非阵列区域中植入该掺质以形成该汲极和源极区域之前,先二度氧化该非阵列区域中之该氧化层。3.如申请专利范围第1项所述之制造方法,其中在该非阵列区域中植入该掺质以形成该汲极和源极区域之过程更包括:对准该电晶体闸极构造,植入一第一掺质;在该电晶体闸极构造上形成至少一间隙壁;以及对准该间隙壁植入一第二掺质。4.如申请专利范围第1项所述之制造方法,其中在该非阵列区域中植入该掺质以形成该汲极和源极区域之过程更包括:对准该电晶体闸极构造,植入一第一掺质;在该电晶体闸极构造上形成至少一间隙壁,并在该阵列区域该字元线间以形成该些间隙壁相同之材料填充该字元线间之该间隙;以及对准该间隙壁植入一第二掺质。5.如申请专利范围第1项所述之制造方法,其中在非阵列区域中植入掺质以形成汲极和源极区域之过程包括:对准该电晶体闸极构造,植入一第一掺质;在该电晶体闸极构造上,使用不同之介电材料形成至少一间隙壁;以及对准该间隙壁植入一第二掺质。6.如申请专利范围第1项所述之制造方法,其中在非阵列区域中植入掺质以形成汲极和源极区域之过程包括:对准该电晶体闸极构造,植入一第一掺质;在该电晶体闸极构造上,使用氮化矽形成至少一间隙壁;以及对准该间隙壁植入一第二掺质。7.如申请专利范围第1项所述之制造方法,其中位于该阵列区域中之该闸极介电层包括ONO三明治层状构造。8.如申请专利范围第1项所述之制造方法,其中沈积一介电材料之过程系包括利用化学气相沈积法(chemical vapor deposition, CVD)来进行沈积而该介电材料系包括二氧化矽。9.如申请专利范围第1项所述之制造方法,其中沈积一介电材料之过程系包括利用电浆化学气相沈积法(Plasma enhanced CVD)来进行沈积而该介电材料系包括二氧化矽。10.如申请专利范围第1项所述之制造方法,其中沈积该介电材料之步骤系包括:一温度均低于500℃之沈积制程。11.如申请专利范围第1项所述之制造方法,其中之平坦化过程系包括:使用化学机械研磨法(chemicalmechanical polishing, CMP)。12.如申请专利范围第1项所述之制造方法,系包括在形成自对准矽化物之后,在该区域阵列中植入至少一ROM码(ROM codes)。13.如申请专利范围第1项所述之制造方法,其中该保护层系包括一厚度约为300埃(Angstroms,)之氮化矽层。14.如申请专利范围第1项所述之制造方法,其中该多晶矽层之厚度约为1500埃。15.如申请专利范围第1项所述之制造方法,其中该保护层系包括一氮化矽层,该氮化矽层之厚度范围介于100埃至1000埃左右。16.如申请专利范围第1项所述之制造方法,其中该多晶矽层之厚度范围介于1300埃至1600埃左右。17.一种在一基板上之制造一积体电路的方法,该积体电路包括一位在该基板上一阵列区域之罩幕式唯读记忆体以及一位在该基板上一非阵列区域之其他电路,该制造方法包括:在该基板之该阵列区域及该非阵列区域上形成一闸极介电层;在该基板之该阵列区域及该非阵列区域上,以一氮化矽(silicon nitride, Si3N4)层覆盖该闸极介电层;在该阵列区域上依一位元线方向定义出至少一线并蚀刻该氮化矽层以形成至少一线结构;于该线结构之间,穿透该闸极介电层植入一掺质于该基板之中;使用化学气相沈积法(chemical vapor deposition, CVD)且温度低于650℃时,于该闸极电极结构间沈积一介电材料以填充闸极电极结构间之至少一间隙;平坦化该阵列区域及该非阵列区域至一特定高度,该特定高度暴露出该线结构以及填充于该线结构之该间隙之该介电材料;除去位于该非阵列区域及该阵列区域上之该线结构上之该氮化矽层,留下该闸极介电层以及填充于该线结构间之该间隙之该介电材料之余留部分;覆盖一多晶矽层于部分之该闸极介电层上以及填充于该线结构间之该间隙之该介电材料;于该阵列区域中定义出至少一字元线图形,在该非阵列区域中定义出至少一电晶体闸极构造图形,并根据该图形蚀刻该多晶矽层使在该阵列区域中定义出至少一字元线而在该非阵列区域中定义出至少一电晶体闸极构造;在非阵列区域中植入一掺质以形成至少一汲极和源极区域;形成一自对准矽化物于该非阵列区域之该汲极和源极区域中;覆盖一介电材料层于该阵列区域及非阵列区域上;在该介电材料层上形成并定义之金属层;以及在该阵列区域中植入至少一ROM码。18.如申请专利范围第17项所述之制造方法,其中在该非阵列区域中植入该掺质以形成该汲极和源极区域之过程更包括:对准该电晶体闸极构造,植入一第一掺质;在该电晶体闸极构造上以氮化矽形成至少一间隙壁;以及对准该间隙壁植入一第二掺质。19.如申请专利范围第17项所述之制造方法,其中之平坦化过程系包括:使用化学机械研磨法(chemicalmechanical polishing, CMP)。20.如申请专利范围第17项所述之制造方法,其中沈积一介电材料之过程系包括利用电浆化学气相沈积法(plasma enhanced CVD)来进行沈积而该介电材料系包括二氧化矽。21.如申请专利范围第17项所述之制造方法,其中该氮化矽层之厚度约为300埃(Angstroms,)。22.如申请专利范围第17项所述之制造方法,其中该多晶矽层之厚度约为1500埃。23.如申请专利范围第17项所述之制造方法,其中该氮化矽层之厚度范围介于100埃至1000埃左右。24.如申请专利范围第17项所述之制造方法,其中该多晶矽层之厚度范围介于1300埃至1600埃左右。25.一种在一基板上之制造一积体电路的方法,该积体电路包括一位在该基板上一阵列区域之非挥发性记忆体以及一位在该基板上一非阵列区域之其他电路,该制造方法包括:在该基板之该阵列区域上形成一复合层及在该非阵列区域上形成一闸极介电层,其中,该复合层系包括:一位于底层之介电层、一位于中间层之具有捕捉电子作用之介电层以及一位于上层之介电层;在该基板之该阵列区域及该非阵列区域上,以一氮化矽(silicon nitride, Si3N4)层覆盖该闸极介电层;在该阵列区域上依一位元线方向定义出至少一线并蚀刻该氮化矽层以形成至少一线结构;于该线结构之间,穿透该闸极介电层植入一掺质于该基板之中;使用化学气相沈积法(chemical vapor deposition, CVD)且温度低于650℃时,于该闸极电极结构间沈积一介电材料以填充该闸极电极结构间之至少一间隙;平坦化该阵列区域及该非阵列区域至一特定高度,该特定高度暴露出该线结构以及填充于该线结构之该间隙之该介电材料;除去位于该非阵列区域上之氮化矽层及位于该阵列区域上之该线结构上之该氮化矽层,留下该闸极介电层以及填充于该线结构间之该间隙之该介电材料之余留部分;覆盖一多晶矽层于部分之该闸极介电层上以及填充于该线结构间之该间隙之该介电材料;于该阵列区域中定义出至少一字元线图形以及在该非阵列区域中定义出至少一电晶体闸极构造图形,并根据该图形蚀刻该多晶矽层使在该阵列区域中定义出至少一字元线而在该非阵列区域中定义出至少一电晶体闸极构造;于该非阵列区域中植入一掺质以形成至少一汲极和源极区域;形成一自对准矽化物于该非阵列区域之该汲极和源极区域中;覆盖一介电材料层于该阵列区域及该非阵列区域上;以及在该介电材料层上上形成并定义之金属层。26.如申请专利范围第25项所述之制造方法,其中在该非阵列区域中植入该掺质以形成该汲极和源极区域之过程包括:对准该电晶体闸极构造,植入一第一掺质;在该电晶体闸极构造上以氮化矽形成至少一间隙壁;以及对准该间隙壁植入一第二掺质。27.如申请专利范围第25项所述之制造方法,其中之平坦化过程系包括:使用化学机械研磨法(chemicalmechanical polishing, CMP)。28.如申请专利范围第25项所述之制造方法,其中沈积一介电材料之过程系包括利用电浆化学气相沈积法(Plasma enhanced CVD)来进行沈积而该介电材料系包括二氧化矽。29.如申请专利范围第25项所述之制造方法,其中该具有捕捉电子作用之介电层系包括氮化矽。30.如申请专利范围第25项所述之制造方法,其中该氮化矽层之厚度约为300埃。31.如申请专利范围第25项所述之制造方法,其中该多晶矽层之厚度约为1500埃。32.如申请专利范围第25项所述之制造方法,其中该氮化矽层之厚度范围介于100埃至1000埃左右。33.如申请专利范围第25项所述之制造方法,其中该该多晶矽层之厚度范围介于1300埃至1600埃左右。图式简单说明:第1A图~第1B图绘示乃依照本发明实施例所绘示之制造方法流程图。第2图~第10图乃依照第1A图~第1B图相关步骤所绘示之一具有嵌入式罩幕记忆体之复杂积体电路结构图。第11图乃应用第2图~第10图之制程技术所绘示之一具有SONOS记忆体胞之嵌入式非挥发性记忆体结构图。