| 主权项 |
1.一种电脑系统中存取资料之方法,该电脑系统包含:一第一记忆体;一第二记忆体;一位址解码器;一数位讯号处理单元,连接于该位址解码器;一多工解讯器(demultiplexer),其输入端系连接至该数位讯号处理单元,第一输出端系连接至该第二记忆体,控制端系连接至该位址解码器;以及一多工器(multiplexer),其输出端系连接至该数位讯号处理单元,第一输入端系连接至该第二记忆体,控制端系连接至该位址解码器;该方法包含下列步骤:(a)提供该数位讯号处理晶片一连接于该第一记忆体之快取记忆体(cache),该快取记忆体之输入端系连接于该多工解讯器之第二输出端,该快取忆体体之输出端系连接于该多工器之第二输入端,该快取记忆体具有一标签(tag),用来储存一位址资料;以及(b)当该数位讯号处理单元发出一位址讯号时,使用该位址解码器依据该位址讯号控制该多工解讯器以使该位址讯号经由该多工解讯器非传至该快取记忆体或即传至该第二记忆体,以及使用该位址解码器依据该位址讯号控制该多工器以使该数位讯号处理单元接收非该快取记忆体即该第二记忆体经由该多工器传来之资料内容;若该位址讯号系传至该快取记忆体,则将该位址讯号与该快取记忆体之标签内之位址资料进行比对,若该位址讯号与该快取记忆体之标签内之位址资料相符,则将该快取记忆体内对应于该位址讯号之资料内容经由该多工器传至该数位讯号处理单元,否则以该第一记忆体内对应于该位址讯号之资料内容更新该快取记忆体内对应于该位址讯号之资料内容,并依据该位址讯号更新该快取记忆体之标签内之位址资料,及将该快取记忆体之更新后的资料内容经由该多工器传至该数位讯号处理单元;若该位址讯号系传至该第二记忆体,则将该第二记忆体内对应于该位址讯号之资料内容经由该多工器传至该数位讯号处理单元。2.如申请专利范围第1项所述之方法,其中该位址解码器、该第二记忆体、该数位讯号处理单元、该多工解讯器、该多工器、及该快取记忆体系整合于一数位讯号处理晶片上。3.如申请专利范围第1项所述之方法,其中该第一记忆体为一动态随机存取记忆体(DRAM)。4.如申请专利范围第1项所述之方法,其中该第二记忆体为一静态随机存取记忆体(SRAM)。5.一种电脑系统,其包含:一第一记忆体;一第二记忆体;一位址解码器;一数位讯号处理单元,连接于该位址解码器;一多工解讯器,其输入端系连接至该数位讯号处理单元,第一输出端系连接至该第二记忆体,控制端系连接至该位址解码器;一多工器,其输出端系连接至该数位讯号处理单元,第一输入端系连接至该第二记忆体,控制端系连接至该位址解码器;以及一快取记忆体,其输入端系连接于该多工解讯器之第二输出端,输出端系连接于该多工器之第二输入端,该快取记忆体具有一标签(tag),用来储存一位址资料。6.如申请专利范围第5项所述之电脑系统,其中该位址解码器、该第二记忆体、该数位讯号处理单元、该多工解讯器、该多工器、及该快取记忆体系整合于一数位讯号处理晶片上。7.如申请专利范围第5项所述之电脑系统,其中该第一记忆体为一DRAM。8.如申请专利范围第5项所述之电脑系统,其中该第二记忆体为一SRAM。图式简单说明:图一为习知一电脑系统之功能方块图。图二为习知另一电脑系统之功能方块图。图三为本发明电脑系统的较佳实施例之功能方块图。图四为本发明的方法之流程图。 |
