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Ein integrierter Speicher weist ein Speichezellenfeld (13) mit Wortleitungen (WL1, Wl2) und Bitleitungen (BL1c, BL1t, BL2c, BL2t) auf. Die Bitleitungen sind in Bitleitungspaaren organisiert, wobei die Bitleitungen (BL1t, BL1c) eines der Bitleitungspaare sich an einer Verkreuzungsstelle (TW) überkreuzen und sonst im wesntlichen parallel zueinander verlaufen. Ein Leseverstärker (SA22) ist mit einem der Bitleitungspaare (BL1c, CL1t) an einem Ende dieses Bitleitungspaars verbunden. Eine Vorladeschaltung (PC1) zum Vorladen der Bitleitungen (BL1c, BL1t) eines Bitleitungspaars ist mit einem ersten Abstand (a1) zur Verkreuzungsstelle (TW) und mit einem zweiten Abstand (a2) zu dem Leseverstärker (SA22) angeordnet, wobei der erste Abstand (a1) kleiner als der zweite Abstand (a2) ist. Hierdurch wird die beim Vorladevorgang wirksame RC-Konstante der Bitleitungen deutlich reduziert, so daß die für einen Vorladevorgang benötigte Zeitspanne deutlich vermindert wird.
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