| 主权项 |
1.一种独立式刷新记忆体电容的方法,适用于至少包括一刷新控制器耦接至一预解码列位址计数器之输入端,并且该预解码列位址计数器之输出端耦接至一预解码列位址再驱动器之输入端之系统中,该独立式刷新记忆体电容的方法包括:该刷新控制器提供一刷新控制信号;该预解码列位址计数器依据该刷新控制信号进行计数,且依据计数结果,输出相应之一预解码列位址;将该预解码列位址,直接输入该预解码列位址再驱动器得到一列位址;以及依据该预解码列位址,刷新记忆体电容。2.如申请专利范围第1项所述之独立式刷新记忆体电容的方法,其中更包括:根据一控制信号而决定解码一位址计数资料及一位址信号两者之一;以及将该位址计数资料及该位址信号两者之一输入至该预解码列位址再驱动器中。3.一种独立式刷新记忆体电容的装置,包括:一刷新控制器,提供一刷新控制信号;一预解码列位址计数器,包含复数条预解码列位址线,该预解码列位址计数器之输入端耦接至该刷新控制器,接收该刷新控制信号,进行计数,并根据计数结果利用该些预解码列位址线输出相应之一预解码列位址;一预解码列位址再驱动器,该列预解码器之多条输入端耦接至该预解码列位址计数器之该些预解码列位址线,将该预解码列位址进行再驱动,输出一预解码列位址;以及一核心装置,耦接至该预解码列位址再驱动器之输出端,依据该列位址,刷新记忆体电容。4.如申请专利范围第3项所述之独立式刷新记忆体电容的装置,其中,该预解码列位址计数器之输入端之接线个数为N时,则输出端之该些预解码列位址线个数为2的N次。5.如申请专利范围第3项所述之独立式刷新记忆体电容的装置,其中,该预解码列位址再驱动器更包括:一选择元件,将该选择元件输入端之信号进行选择并输出一位址信号;以及一多工元件,该多工元件耦接至该选择元件,依据一控制信号,将该位址信号及该位址计数资料两者之一输出为该预解码列位址。6.如申请专利范围第5项所述之独立式刷新记忆体电容的装置,其中,该选择元件系为反及闸。7.如申请专利范围第5项所述之独立式刷新记忆体电容的装置,其中,该多工元件系为两个传输闸。8.如申请专利范围第5项所述之独立式刷新记忆体电容的装置,其中,该预解码列位址再驱动器更包括:一第一缓冲元件,该第一缓冲元件耦接至该多工元之输出端及该选择元件之输入端,用以接收并稳定该运算结果,并调整该位址信号之传输速度;以及一第二缓冲元件,耦接至该选择元件之输出端,用以接收并稳定该位址信号及该位址计数资料两者之一,并调整该位址信号及该位址计数资料两者之一之传输速度。9.如申请专利范围第8项所述之独立式刷新记忆体电容的装置,其中该第一及第二缓冲元件系为反闸。图式简单说明:第1图是绘示2KB(2的12次方)的记忆体之结构图。第2图是绘示习知技术的刷新记忆体电容装置的电路方块图。第3图是绘示动态随机存取记忆体的充电周期示意图。第4图是绘示依照本发明一较佳实施例的刷新记忆体电容方法的流程图。第5图是绘示依照本发明一较佳实施例的刷新记忆体电容装置的电路方块图。第6图是依照本发明一较佳实施例的预解码列位址再驱动器获得预解码列位址的电路方块示意图。第7图是依照本发明一较佳实施例的预解码列位址再驱动器获得预解码列位址的逻辑装置图。 |
