| 主权项 |
1.一种非挥发性记忆体的制造方法,包括: 提供一基底,该基底上已形成有一捕捉层以及一图 案化之光阻层; 以该光阻层为一植入罩幕以形成至少一位元线; 在该光阻层之间形成一材料层; 移除该光阻层; 在该材料层之表面上形成一高分子材料层;以及 以该高分子材料层为一蚀刻罩幕以定义该捕捉层 。 2.如申请专利范围第1项所述之非挥发性记忆体的 制造方法,其中提供该基底之该步骤更包括: 在该基底上形成一第一氧化层、一氮化矽层以及 一第二氧化层,以形成该捕捉层;以及 在该捕捉层上形成该光阻层。 3.如申请专利范围第1项所述之非挥发性记忆体的 制造方法,其中在该光阻层之间形成该材料层之该 步骤更包括: 在该光阻层以及该捕捉层之表面上形成一材料层; 以及 平坦化该材料层以暴露出该光阻层。 4.如申请专利范围第3项所述之非挥发性记忆体的 制造方法,其中: 该捕捉层包括一第一氧化层、一氮化矽层以及一 第二氧化层,而利用该高分子材料层做为一蚀刻罩 幕包括仅定义该第二氧化层以及该氮化矽层;以及 该方法更包括移除该材料层以及该高分子材料层, 以及在该捕捉层上形成至少一字元线。 5.如申请专利范围第4项所述之非挥发性记忆体的 制造方法,其中: 该至少一位元线包括复数条位元线; 定义该捕捉层包括将该捕捉层定义成复数个长条 状捕捉层; 该至少一字元线包括复数条字元线;以及 形成该些字元线之该步骤包括将该些长条状捕捉 层形成复数个捕捉块状结构。 6.如申请专利范围第3项所述之非挥发性记忆体的 制造方法,其中平坦化该材料层之该步骤包括进行 一回蚀刻制程。 7.如申请专利范围第1项所述之非挥发性记忆体的 制造方法,其中该材料层包括一底部抗反射层。 8.如申请专利范围第1项所述之非挥发性记忆体的 制造方法,其中该高分子材料层系以一电浆增益型 化学气相沈积法所形成。 9.如申请专利范围第1项所述之非挥发性记忆体的 制造方法,其中在形成该至少一位元线之后,接着 将该些捕捉层图案化成复数个双重长条状捕捉层 。 10.一种在一半导体基底上形成一非挥发性记忆体 的方法,包括: (a)提供一半导体基底; (b)在该半导体基底上形成一捕捉层; (c)在该捕捉层上应用以及图案化一光阻层,以形成 复数个长条状之光阻层; (d)选择性于该半导体基底中植入离子,以形成复数 条字元线; (e)在该图案化之光阻层以及该捕捉层之表面上形 成一材料层; (f)平坦化该材料层以使该光阻层暴露出来; (g)移除该光阻层; (h)在该材料层之表面上形成一高分子材料层; (i)回蚀刻部分该些捕捉层以形成复数个长条状捕 捉层; (j)移除该材料层以及该高分子材料层;以及 (k)形成复数条字元线。 11.如申请专利范围第10项所述之方法,其中选择性 之植入离子之后,接着将该捕捉层图案化而形成复 数个双重长条状捕捉层。 12.如申请专利范围第10项所述之方法,其中该捕捉 层依序包括一第一氧化层、一氮化矽层以及一第 二氧化层,且该第一氧化层、该氮化矽层以及该第 二氧化层系构成一ONO堆叠层。 13.如申请专利范围第12项所述之方法,其中该第二 氧化层系成长在该氮化矽层上,且该第二氧化层在 成长过程中会消耗部分氮化矽层。 14.如申请专利范围第12项所述之方法,其中回蚀刻 部分该捕捉层系仅移除该第二氧化层以及该氮化 矽层。 15.如申请专利范围第10项所述之方法,其中该高分 子材料层系以一电浆增益型化学气相沈积法所形 成。 16.如申请专利范围第10项所述之方法,其中在该步 骤(i)中该高子材料层系作为一蚀刻罩幕。 17.一种于一半导体基底上之一非挥发性记忆体,包 括: (a)一半导体基底; (b)复数条位元线; (c)复数个捕捉块状结构;以及 (d)复数条字元线,该些字元线系对应配置在该些捕 捉块状结构上,其中位于该些位元线之间并且在该 字元线方向之该些捕捉块状结构彼此系分开的。 18.如申请专利范围第17项所述之非挥发性记忆体, 其中该些捕捉块状结构包括一氧化层以及一氮化 矽层。 19.如申请专利范围第18项所述之非挥发性记忆体, 其中: 该氧化层包括一第二氧化层;以及 一第一氧化层,其系延伸至位于该些位元线之间之 该些捕捉块状结构之间。 20.如申请专利范围第17项所述之非挥发性记忆体, 其中每一该些捕捉块状结构系对应于一记忆胞中 之一单一位元。 图式简单说明: 第1图为字元线与位元线形成后之一氮化矽记忆体 半导体元件之示意图; 第2图是氮化矽记忆体半导体元件在一中间制程步 骤之剖面示意图; 第3图是第2图中一离子植入步骤之后之剖面示意 图; 第4图是第3图中外加一材料层之剖面示意图; 第5图是第4图中一平坦化步骤之后之剖面示意图; 第6图是第5图中移除所有光阻层后之剖面示意图; 第7图是第6图中外加一高分子材料层之剖面示意 图; 第8图是第7图中一蚀刻制程步骤之后之剖面示意 图; 第9图是第8图中移除高分子材料层以及材料层之 后之剖面示意图; 第10图是与第9图相同制程步骤之氮化矽记忆体之 立体图; 第11图是氮化矽记忆体元件于一中间制程步骤之 剖面示意图,其系与第2图至第9图之切面垂直; 第12图是第11图之氮化矽记忆体元件于一蚀刻制程 步骤之后之剖面示意图; 第13图是与第12图相同制程步骤之氮化矽记忆体之 立体图; 第14图是第3图之氮化矽记忆体元件于一蚀刻制程 步骤之后之剖面示意图; 第15图是另一种氮化矽记忆体元件在一中间制程 步骤之剖面示意图; 第16图是与第15图相同制程步骤之氮化矽记忆体之 立体图;以及 第17图是第16图之氮化矽记忆体元件形成字元线之 后之立体图。 |
