埋入栅型半导体器件

摘要

本发明的一个目的是提供一种埋入栅型半导体器件，其中栅间间隔最小化，以便提高沟道浓度，由此获得低导通电阻，防止由于栅极底部附近的电场集中引起的耐压性降低，并且可以同时实现防止耐压性降低和关闭特性。在其平面截面图中安放多个带有矩形截面的栅极106。栅极106长边之间的间隔106T被制成短于其短边之间的间隔106S。而且，在栅极106的短边之间提供带状的接点开孔108，使得P⁺型源极区100和N⁺型源极区104与源极接触。从而，可以不考虑接点开孔108的宽度而设置栅极106的长边之间的间隔106T。

主权项

1.一种埋入栅型半导体器件，包括：半导体衬底；第一一种导通型半导体区，其形成在半导体衬底中；第一其它导通型半导体区，其形成在第一一种导通型半导体区的上方；多个埋入栅，其掩埋在贯穿第一其它导通型半导体区的半导体衬底中，该埋入栅的长边和短边在与半导体衬底的表面平行的截面上彼此交叉，并且至少沿着短边方向重复排列；第二一种导通型半导体区，其形成在第一其它导通型半导体区的表面侧；第二其它导通型半导体区，其底部深于埋入栅的底部，第二其它导通型半导体区至少形成在埋入栅短边的侧边部分；以及布线层，其中，第二一种导通型半导体区与布线层彼此接触的接点部分排列在埋入栅的短边上。