| 主权项 |
1.一种铁电记忆体,系具备朝单一方向延伸的复数条位元线、垂直于各该位元线朝同一方向延伸的复数条字元线,且形成MN排列并连接于各该线上,分别由一个电晶体及电容器所组成之复数单位晶格的铁电记忆体,其中,包含有:在该各位元线上,由以隔行或隔列交叉排列方式分别形成直线排列连接之复数单位晶格所共同组成的复数单位晶格组;与复数个分别连接于该等各位元线的任意位置处,且分别由一电晶体与电容器所形成之假晶格的假晶格组;与对应来自外部的控制信号,将该各假晶格、与对应于该各假晶格之各位元线内单位晶格之间的连接施行开关之复数个电晶体所组成的第1开关电晶体组;与当读取数据时,对应由外部所提供的控制信号,分别将储存于各该假晶格中的情报予以去除的复数开关电晶体所组成的第2开关电晶体组;其中,该复数假晶格的电容器介电质膜并未具备自发极化特性,而该铁电记忆体则当由该复数条位元线中选择任一条位元线,并读取该位元线内任意单位晶格中的数据时,由连结于反位元线之假晶格,提供该所被选择位元线具备一定电压俾供判定数据用的基准电压者。2.如申请专利范围第1项所述铁电记忆体,其中,该复数假晶格、该第1开关电晶体组、与该第2开关电晶体组系配置于该单位晶格组内任意位置处;且利用该复数假晶格、该第1开关电晶体组、与该第2开关电晶体组,而各自分离的该位元线则系透过相对应的各内连接而连接者。3.如申请专利范围第2项所述铁电记忆体,其中,该各单位晶格的阳极,系分离成N个而连接在行方向之连续一连串的阳极线上者。4.如申请专利范围第2项所述铁电记忆体,其中,该各单位晶格的阳极,系通过阳极线而共通连接者。5.如申请专利范围第2项所述铁电记忆体,其中,该各假晶格的阳极系连接于接地者。6.如申请专利范围第2项所述铁电记忆体,其中,该各假晶格的阳极上,系赋加预设之一定电压者。7.如申请专利范围第2项所述铁电记忆体,其中,该各位元线上,系直列连接的二个单位晶格,形成每二个连续配对排列,而相邻位元线间的单位晶格配对系互相交叉方式。8.如申请专利范围第2项所述铁电记忆体,其中,该复数位元线系2条形成一对位元线配对,连结于该各位元线配对中之1条位元线上的各假晶格,系共通连接于1条假字元线上;而连结于该各位元线配对另1条位元线上的各假晶格,系则共通连接于其他假字元线上者。9.如申请专利范围第2项所述铁电记忆体,其中,该各单位晶格的电容器系铁电膜;而该假晶格的电容器系介电质膜者。10.如申请专利范围第9项所述铁电记忆体,其中,该各假晶格的电容器,系采用以闸绝缘膜为铁电膜使用的闸电容器者。11.如申请专利范围第2项所述铁电记忆体,其中,该第1开关电晶体组系包含有:第1开关组,系分别对隔行位元线与各自连接于该隔行位元线上之各假晶格间,各自进行开关的复数开关电晶体所组成,并以共通方式连接于第1控制线上者;第2开关组,系分别对其余隔行位元线与各自连接于该其余隔行位元线上之各假晶格间,各自进行开关的复数开关电晶体所组成,并以共通方式连接于第2控制线上者。12.如申请专利范围第11项所述铁电记忆体,其中,当将数据储存于任意单位晶格中时,该第1与第2开关组系对应来自外部的控制信号,而控制「OFF」状态。13.如申请专利范围第11项所述铁电记忆体,其中,当将由任意单位晶格中读取数据时,对应来自外部的开关控制信号,控制使该第1与第2开关组中任一者呈「OFF」状态,并使其余另一个呈关闭「ON」状态。14.一种铁电记忆体,系具备朝单一方向延伸的复数条位元线、垂直于各该位元线朝同一方向延伸的复数条字元线,且形成MN排列并连接于各该线上,分别由一个电晶体及电容器所组成之复数单位晶格的铁电记忆体,其中,包含有:在该各位元线上,由以隔行或隔列交叉排列方式分别形成直线排列连接之复数单位晶格所共同组成的复数单位晶格组;与由2个该位元线组成位元线配对,而使分别由一电晶体与电容器所形成假晶格,连接于该所形成位元线配对中任一位元线内的任意位置处,由复数该假晶格所组成的假晶格组;与对应来自外部的控制信号,将该各假晶格、与对应于该各假晶格之各位元线内单位晶格之间的连接施行开关之复数个电晶体所组成的第1开关电晶体组;与对应来自外部的控制信号,由除连接于假晶格位元线配对外之位元线上,所连接假晶格数目所相对应数目开关电晶体所组成的第2开关电晶体组;与当读取数据时,对应由外部所提供的控制信号,分别将储存于各该假晶格中的情报予以去除的复数开关电晶体所组成的第3开关电晶体组;其中,该复数假晶格的电容器介电质膜并未具备自发极化特性,而该铁电记忆体则当由该复数条位元线中选择任一条位元线,并读取该位元线内任意单位晶格中的数据时,由连结于反位元线之假晶格,提供该所被选择位元线具备一定电压俾供判定数据用的基准电压者。15.如申请专利范围第14项所述铁电记忆体,其中,该复数假晶格、该第1开关电晶体组、该第2开关电晶体组、与该第3开关电晶体组系配置于该单位晶格组内任意位置处;且利用该复数假晶格、该第1开关电晶体组、该第2开关电晶体组、与该第3开关电晶体组,而各自分离的该位元线则系透过相对应的各内连接而连接者。16.如申请专利范围第15项所述铁电记忆体,其中,该各单位晶格组的阳极,系分离成N个而连接在行方向之连续一连串的阳极线上者。17.如申请专利范围第15项所述铁电记忆体,其中,该各单位晶格的阳极,系通过阳极线而共通连接者。18.如申请专利范围第15项所述铁电记忆体,其中,该各假晶格的阳极系连接于接地者。19.如申请专利范围第15项所述铁电记忆体,其中,该各假晶格的阳极上,系赋加预设之一定电压者。20.如申请专利范围第15项所述铁电记忆体,其中,该复数单位晶格的各阳极,系透过已赋加预设一定电压之阳极线而连结;而该复数假晶格的各阳极则连结于接地者。21.如申请专利范围第15项所述铁电记忆体,其中,该各位元线上,系直列连接的二个单位晶格,形成每二个连续配对排列,而相邻位元线间的单位晶格配对系互相交叉方式。22.如申请专利范围第15项所述铁电记忆体,其中,该各假晶格系共通连结于一假字元线上者。23.如申请专利范围第15项所述铁电记忆体,其中,该各单位晶格的电容器系铁电膜;而该假晶格的电容器系介电质膜者。24.如申请专利范围第23项所述铁电记忆体,其中,该各假晶格的电容器,系采用以闸绝缘膜为铁电膜使用的闸电容器者。25.如申请专利范围第15项所述铁电记忆体,其中,该第1开关电晶体组系包含有:第1开关组,系分别对隔行位元线与各自连接于该隔行位元线上之各假晶格间,各自进行开关的复数开关电晶体所组成,并以共通方式连接于第1控制线上者;第2开关组,系分别对其余隔行位元线与各自连接于该其余隔行位元线上之各假晶格间,各自进行开关的复数开关电晶体所组成,并以共通方式连接于第2控制线上者。26.如申请专利范围第25项所述铁电记忆体,其中,当将数据储存于任意单位晶格中时,该第1与第2开关组系对应来自外部的控制信号,而控制「OFF」状态。27.如申请专利范围第25项所述铁电记忆体,其中,当将由任意单位晶格中读取数据时,对应来自外部的开关控制信号,控制使该第1与第2开关组中任一者呈「OFF」状态,并使其余另一个呈关闭「ON」状态。28.一种铁电记忆体,系具备朝单一方向延伸的复数条位元线、垂直于各该位元线朝同一方向延伸的复数条字元线,且形成MN排列并连接于各该线上,分别由一个电晶体及电容器所组成之复数单位晶格的铁电记忆体,其中,包含有:在该各位元线上,由以隔行或隔列交叉排列方式分别形成直线排列连接之复数单位晶格所共同组成的复数单位晶格组;与由复数个假晶格所组成的假晶格组,而该假晶格系由一电晶体与一个电容器所形成,且已将该复数位元线切割成N个位元线组后,而连接于该所切割后各位元线组内任一位元线之任意位置处者;与对应来自外部的控制信号,将一该假晶格与对应于该假晶格之位元线组内单位晶格间之连接施行开关之复数个电晶体所组成的第1开关电晶体组;与在该位元线组中,除连结于该假晶格之位元线外的其余位元线间,分别连接的复数开关电晶体所组成的第2开关电晶体组;与当读取数据时,对应由外部所提供的控制信号,分别将储存于各该假晶格中的情报予以去除的一开关电晶体所组成的第3开关电晶体组;其中,该复数假晶格的电容器介电质膜并未具备自发极化特性,而该铁电记忆体则当由该复数条位元线中选择任一条位元线,并读取该位元线内任意单位晶格中的数据时,由连结于反位元线之假晶格,提供该所被选择位元线具备一定电压俾供判定数据用的基准电压者。29.如申请专利范围第28项所述铁电记忆体,其中,该各单位晶格的阳极,系分离成N个而连接在行方向之连续一连串的阳极线上者。30.如申请专利范围第28项所述铁电记忆体,其中,该各单位晶格的阳极,系通过阳极线而共通连接者。31.如申请专利范围第28项所述铁电记忆体,其中,该各假晶格的阳极系连接于接地者。32.如申请专利范围第28项所述铁电记忆体,其中,该各假晶格的阳极上,系赋加预设之一定电压者。33.如申请专利范围第28项所述铁电记忆体,其中,该各位元线组系由4条包含连结于假晶格之第1位元线的位元线所构成时,该第2开关电晶体组系由第1开关电晶体、第2开关电晶体与第3开关电晶体所构成者;其中,该第1开关电晶体,系在单位晶格与假晶格间,连接该第1位元线与第2位元线之间者;该第2开关电晶体,系在单位晶格与假晶格间,连接该第1位元线与第3位元线之间者;该第3开关电晶体,系在单位晶格与假晶格间,连接该第1位元线与第4位元线之间者。34.如申请专利范围第33项所述铁电记忆体,其中,当由该4条位元线中任一条位元线内的单位晶格读取数据时,将该1~3开关电晶体中任一者控制呈「ON」状态,而将其余二个控制呈「OFF」状态者。35.一种铁电记忆体,系具备朝单一方向延伸的复数条位元线、垂直于各该位元线朝同一方向延伸的复数条字元线,且形成MN排列并连接于各该线上,分别由一个电晶体及电容器所组成之复数单位晶格的铁电记忆体,其中,包含有:在该各位元线上,由以隔行或隔列交叉排列方式分别形成直线排列连接之复数单位晶格所共同组成的复数单位晶格组;与由复数个假晶格所组成的假晶格组,而该假晶格系由一电晶体与一个电容器所形成,且连接于已在该各位元线任意位置处,切割成第1假晶格组与第2假晶格组后之各假晶格组的第1字元线组与第2字元线组者;与当读取数据时,对应由外部所提供的控制信号,分别将储存于各该假晶格中的情报予以去除的一开关电晶体所组成的开关电晶体组;其中,该复数假晶格的电容器介电质膜并未具备自发极化特性,而该铁电记忆体则当由该复数条位元线中选择任一条位元线,并读取该位元线内任意单位晶格中的数据时,由连结于反位元线之假晶格,提供该所被选择位元线具备一定电压俾供判定数据用的基准电压者。36.如申请专利范围第35项所述铁电记忆体,其中,该复数假晶格组与该开关电晶体组系配置于该单位晶格内任意位置处者。37.如申请专利范围第36述铁电记忆体,其中,该各单位晶格的阳极,系分离成N个而连接在行方向之连续一连串的阳极线上者。38.如申请专利范围第36述铁电记忆体,其中,该各单位晶格的阳极,系通过阳极线而共通连接者。39.如申请专利范围第36述铁电记忆体,其中,该各假晶格的阳极系连接于接地者。40.如申请专利范围第36述铁电记忆体,其中,该各假晶格的阳极上,系赋加预设之一定电压者。41.如申请专利范围第36述铁电记忆体,其中,该各位元线上,系直列连接至少二个单位晶格,形成每二个连续配对排列,而相邻位元线间的单位晶格配对系互相交叉方式。42.如申请专利范围第36项所述铁电记忆体,其中,该各单位晶格的电容器系铁电膜;而该假晶格的电容器系介电质膜者。43.如申请专利范围第42项所述铁电记忆体,其中,该各假晶格的电容器,系采用以闸绝缘膜为铁电膜使用的闸电容器者。44.如申请专利范围第36项所述铁电记忆体,其中,当将由任意单位晶格中读取数据时,对应来自外部的控制信号,控制使该第1与第2假字元线组中任一组呈「OFF」状态,并使其余另一组呈关闭「ON」状态。45.一种铁电记忆体,系具备朝单一方向延伸的复数条位元线、垂直于各该位元线朝同一方向延伸的复数条字元线,且形成MN排列并连接于各该线上,分别由一个电晶体及电容器所组成之复数单位晶格的铁电记忆体,其中,包含有:在该各位元线上,由以隔行或隔列交叉排列方式分别形成直线排列连接之复数单位晶格所共同组成的复数单位晶格组;与由复数个假晶格所组成的假晶格组,而该假晶格系由一电晶体与一个电容器所形成,且该复数个假晶格乃透过假位元线与假字元线相连接,并对读取数据时所选择位元线提供数据判定用基准电压者;与当读取数据时,对应由外部所提供的控制信号,将储存于该假晶格中的情报予以去除的开关电晶体;其中,该复数假晶格的电容器介电质膜并未具备自发极化特性,而该铁电记忆体则当由该复数条位元线中选择任一条位元线,并读取该位元线内任意单位晶格中的数据时,由连结于反位元线之假晶格,提供该所被选择位元线具备一定电压俾供判定数据用的基准电压者。46.如申请专利范围第45述铁电记忆体,其中,该各单位晶格的阳极,系分离成N个而连接在行方向之连续一连串的阳极线上者。47.如申请专利范围第45述铁电记忆体,其中,该各单位晶格的阳极,系通过阳极线而共通连接者。48.如申请专利范围第45述铁电记忆体,其中,该各假晶格的阳极系连接于接地者。49.如申请专利范围第45述铁电记忆体,其中,该各假晶格的阳极上,系赋加预设之一定电压者。50.如申请专利范围第45项所述铁电记忆体,其中,该各单位晶格的电容器系铁电膜;而该假晶格的电容器系介电质膜者。51.如申请专利范围第45项所述铁电记忆体,其中,该各假晶格的电容器,系采用以闸绝缘膜为铁电膜使用的闸电容器者。图式简单说明:第1图系表示铁电膜之极化特性的磁滞特性图。第2a图系本发明其中一实施例之铁电记忆体部分等效电路图。第2b图系本发明其中一实施例之第1变化实施态样的铁电记忆体部分等效电路图。第2c图系本发明其中一实施例之第2变化实施态样的铁电记忆体部分等效电路图。第3a图系本发明第2实施例之铁电记忆体部分等效电路图。第3b图系本发明第2实施例之第1变化实施态样的铁电记忆体部分等效电路图。第3c图系本发明第2实施例之第2变化实施态样的铁电记忆体部分等效电路图。第3d图系本发明第2实施例之第3变化实施态样的铁电记忆体部分等效电路图。第4a图系本发明第3实施例之铁电记忆体部分等效电路图。第4b图系本发明第3实施例之第1变化实施态样的铁电记忆体部分等效电路图。第4c图系本发明第3实施例之第2变化实施态样的铁电记忆体部分等效电路图。第5图系本发明第4实施例之铁电记忆体部分等效电路图。第6图系分别具备一个电晶体/电容器(1T/1C)结构之习知铁电记忆体的部分等效电路图。第7图系分别具备二个电晶体/电容器(2T/2C)结构之习知铁电记忆体的部分等效电路图。 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