| 主权项 |
1.一种半导体记忆装置,系具备有:记忆晶胞阵列,系将复数记忆晶胞行列式配置者;位址解码器,系根据位址资料,指定上述记忆晶胞阵列内的特定记忆晶胞,并予以活化者;读出放大器,系对记忆于依照上述位址解码器而活化之记忆晶胞中的资料进行判断者;输出入电路,系将预定位元数的位址资料,由外部串列输入,同时将从上述记忆晶胞读出的资料串列输出者;第1串列/并列转换电路,系邻接上述位址解码器而配置,并从上述输出入电路串列接收上述位址资料,再并列供给至上述位址解码器者;以及并列/串列转换电路,系邻接上述读出放大器而配置,并从上述读出放大器并列接收从上述记忆晶胞读出的资料,再串列供给至上述输出入电路者。2.如申请专利范围第1项之半导体记忆装置,更进一步具备有:指令解码器,系根据预定位元之指令资料,控制上述记忆晶胞的动作者;以及第2串列/并列转换电路,系邻接于上述指令解码器而配置,并从上述输出入电路串列接收上述指令资料,而并列供给至上述指令解码器者。3.如申请专利范围第1项之半导体记忆装置,更进一步具备有:写入放大器,系对依照上述位址解码器而活化的记忆晶胞写入资料者;以及第2串列/并列转换电路,系邻接于上述写入放大器而配置,并从上述输出入电路串列接收上述资料,而并列供给至上述写入放大器者;其中,与该位址资料共同写入的资料系串列输入上述输出入电路。图式简单说明:第1图系本发明半导体记忆装置结构的方块图。第2图系习知半导体记忆装置结构的方块图。 |
