| 主权项 |
1.一种积体电路之阵列结构的制造方法,适用于将一阵列布局写入一积体电路之一唯读记忆体中,其中该唯读记忆体至少包括复数个记忆晶胞,且该积体电路之阵列结构的制造方法至少包括:形成一光阻层覆盖在该唯读记忆体上;提供一第一道光罩,其中该第一道光罩上至少包括复数个第一型晶胞区域以及复数个第二型晶胞区域;利用该第一道光罩,并以一部分曝光剂量,对该光阻层进行一第一曝光步骤;提供一第二道光罩,且该第二道光罩上至少包括该阵列布局,其中该阵列布局至少包括复数个第一型晶胞区域以及复数个第二型晶胞区域;利用该第二道光罩,并以一补充曝光剂量,对该光阻层进行一第二曝光步骤;进行一显影步骤,藉以移除部分之该光阻层,并暴露出部分之该些记忆晶胞;进行一离子植入步骤,藉以将复数个离子植入暴露之该些记忆晶胞中;以及移除其余之该光阻层。2.如申请专利范围第1项所述之积体电路之阵列结构的制造方法,其中该阵列布局系依据一组二位元记忆码所形成。3.如申请专利范围第1项所述之积体电路之阵列结构的制造方法,其中每一该些记忆晶胞至少包括一金氧半导(MOS)电晶体。4.如申请专利范围第1项所述之积体电路之阵列结构的制造方法,其中该些记忆晶胞成矩阵形式排列。5.如申请专利范围第1项所述之积体电路之阵列结构的制造方法,其中该第一道光罩之该些第一型晶胞区域以及该第二道光罩之该些第一型晶胞区域为复数个可透光区域。6.如申请专利范围第1项所述之积体电路之阵列结构的制造方法,其中该第一道光罩之该些第二型晶胞区域以及该第二道光罩之该些第二型晶胞区域为复数个不透光区域。7.如申请专利范围第1项所述之积体电路之阵列结构的制造方法,其中该第一道光罩之该些第一型晶胞区域以及该些第二型晶胞区域的位置系对应于该唯读记忆体之该些记忆晶胞。8.如申请专利范围第1项所述之积体电路之阵列结构的制造方法,其中该第二道光罩之该些第一型晶胞区域以及该些第二型晶胞区域的位置系对应于该唯读记忆体之该些记忆晶胞。9.如申请专利范围第1项所述之积体电路之阵列结构的制造方法,其中该第二曝光步骤更包括将该第二道光罩上之该阵列布局转移至该光阻层上。10.一种积体电路之阵列结构的制造方法,适用于将一阵列布局写入一积体电路之一唯读记忆体中,其中该唯读记忆体至少包括复数个记忆晶胞,且该积体电路之阵列结构的制造方法至少包括:形成一光阻层覆盖在该唯读记忆体上;利用一第一道光罩,并以一部分曝光剂量,对该光阻层进行一第一曝光步骤,其中该第一道光罩上至少包括复数个第一型晶胞区域以及复数个第二型晶胞区域;利用一第二道光罩,并以一补充曝光剂量,对该光阻层进行一第二曝光步骤,其中该第二道光罩上至少包括该阵列布局;进行一显影步骤,藉以移除部分之该光阻层,并暴露出部分之该些记忆晶胞;进行一蚀刻步骤,藉以移除暴露之该些记忆晶胞;以及移除其余之该光阻层。11.如申请专利范围第10项所述之积体电路之阵列结构的制造方法,其中该阵列布局系依据一组二位元记忆码所形成。12.如申请专利范围第10项所述之积体电路之阵列结构的制造方法,其中该阵列布局至少包括复数个第一型晶胞区域以及复数个第二型晶胞区域。13.如申请专利范围第12项所述之积体电路之阵列结构的制造方法,其中该些第一型晶胞区域为复数个可透光区域。14.如申请专利范围第12项所述之积体电路之阵列结构的制造方法,其中该些第二型晶胞区域为复数个不透光区域。15.如申请专利范围第10项所述之积体电路之阵列结构的制造方法,其中每一该些记忆晶胞至少包括一金氧半导电晶体。16.如申请专利范围第10项所述之积体电路之阵列结构的制造方法,其中该些记忆晶胞成矩阵形式排列。17.如申请专利范围第10项所述之积体电路之阵列结构的制造方法,其中该第一道光罩之该些第一型晶胞区域为复数个透光区域。18.如申请专利范围第10项所述之积体电路之阵列结构的制造方法,其中该第一道光罩之该些第二型晶胞区域为复数个不透光区域。19.如申请专利范围第10项所述之积体电路之阵列结构的制造方法,其中该第二曝光步骤更包括将该第二道光罩上之该阵列布局转移至该光阻层上。图式简单说明:第1图为绘示习知二位元记忆码图案布局图。第2图为绘示根据第1图之二位元记忆码图案布局图所制成之光罩的上视图。第3图至第5图为绘示习如将第1图之二位元记忆码图案布局写入唯读记忆体的示意流程图。第6图为绘示本发明之一较佳实施例之二位元记忆码图案布局图。第7图为绘示本发明之一较佳实施例之第一道光罩之上视图。第8图为绘示本发明之一较佳实施例之第二道光罩的上视图,此第二道光罩系根据第6图之二位元记忆码图案布局图制作而成。第9图至第13图为绘示本发明之一较佳实施例之将第6图之二位元记忆码图案布局写入唯读记忆体的示意流程图。 |
