| 主权项 |
1.一种具有垂直型电晶体与沟槽电容器之记忆体装置,包括:一基底,其具有至少一沟槽;一沟槽电容器,设置于该沟槽下部;一导线结构,设置于该沟槽电容器上方,并以一环状绝缘层衬垫于该沟槽侧壁上作为该导线结构与该基底之隔绝,且该导线结构包括:一第一导电层,设置于该环状绝缘层所包围之区域中;以及一第二导电层,覆盖于该第一导电层与该环状绝缘层上方;一单边扩散阻隔层,设置于该环状绝缘层上方之该第二导电层与该基底之间的仅一侧该沟槽侧壁表面;一沟槽顶端绝缘层,设置于该导线结构上方;以及一控制闸极,设置于该沟槽顶端绝缘层上方。2.如申请专利范围第1项所述之具有垂直型电晶体与沟槽电容器之记忆体装置,其中更包括:一埋入带,形成于该第二导电层周围未设置该单边扩散阻隔层之该基底中,作为汲极。3.如申请专利范围第1项所述之具有垂直型电晶体与沟槽电容器之记忆体装置,其中更包括:一掺杂区,形成于该控制闸极上方周围之该基底中,作为源极。4.如申请专利范围第1项所述之具有垂直型电晶体与沟槽电容器之记忆体装置,其中该环状绝缘层系一氧化层。5.如申请专利范围第1项所述之具有垂直型电晶体与沟槽电容器之记忆体装置,其中该第一导电层系一掺杂的复晶矽层或一掺杂的非晶矽层。6.如申请专利范围第1项所述之具有垂直型电晶体与沟槽电容器之记忆体装置,其中该第二导电层系一复晶矽层或一非晶矽层。7.如申请专利范围第1项所述之具有垂直型电晶体与沟槽电容器之记忆体装置,其中该单边扩散阻隔层系一氧化层。8.如申请专利范围第1项所述之具有垂直型电晶体与沟槽电容器之记忆体装置,其中该单边扩散阻隔层之高度大体上小于100。9.如申请专利范围第1项所述之具有垂直型电晶体与沟槽电容器之记忆体装置,其中该沟槽顶端绝缘层系一氧化层。10.如申请专利范围第1项所述之具有垂直型电晶体与沟槽电容器之记忆体装置,其中该控制闸极包括:一闸极导电层;以及一闸极介电层,设置于该闸极导电层与该基底之间。11.如申请专利范围第1项所述之具有垂直型电晶体与沟槽电容器之记忆体装置,其中该闸极导电层系一复晶矽层、一钨矽合金层、一金属层或其组合所构成。12.如申请专利范围第1项所述之具有垂直型电晶体与沟槽电容器之记忆体装置,其中该闸极介电层系一氧化层。13.如申请专利范围第2项所述之具有垂直型电晶体与沟槽电容器之记忆体装置,其中该埋入带之区域系以该第二导电层外侧二端为圆心成半圆形形成于该基底中,且其区域上部与该控制闸极电性连接。14.一种具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,包括:提供一半导体基底;形成至少一沟槽于该基底中;形成一沟槽电容器于该沟槽中下方;形成一环状绝缘层于该沟槽电容器上方之该沟槽侧壁表面;形成一第一导电层于该沟槽电容器上方之该环状绝缘层所包围之区域内;形成一单边扩散阻隔层于该环状绝缘层上方之仅一侧该沟槽侧壁表面;形成一第二导电层于该第一导电层上方与该环状绝缘层上方之该基底侧壁与该单边扩散阻隔层之间;形成一沟槽顶端绝缘层于该第二导电层与该单边扩散阻隔层上方;以及形成一控制闸极于该沟槽顶端绝缘层上方。15.如申请专利范围第14项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中更包括:形成一埋入带于该第二导电层周围未设置该单边扩散阻隔层之该基底中,以作为汲极。16.如申请专利范围第14项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中更包括:形成一掺杂区于该控制闸极上方周围之该基底中,作为源极。17.如申请专利范围第14项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中该环状绝缘层系一氧化层。18.如申请专利范围第14项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中该第一导电层系一掺杂的复晶矽层或一掺杂的非晶矽层。19.如申请专利范围第14项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中该第二导电层系一复晶矽层或一非晶矽层。20.如申请专利范围第14项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中该单边扩散阻隔层系一氧化层。21.如申请专利范围第14项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中该单边扩散阻隔层之高度大体上小于100。22.如申请专利范围第14项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中该沟槽顶端绝缘层系一氧化层。23.如申请专利范围第14项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中该控制闸极包括:一闸极导电层;以及一闸极介电层,设置于该闸极导电层与该基底之间。24.如申请专利范围第14项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中该闸极导电层系一复晶矽层、一钨矽合金层、一金属层或其组合所构成。25.如申请专利范围第15项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中形成该埋入带于该第二导电层周围未设置该单边扩散阻隔层之该基底中之方法包括;施行一热处理程序,使该第一导电层中的掺杂离子经由该第二导电层而扩散至该基底中,以形成一半圆形之区域,而该区域上部与该控制闸极电性连接。26.一种具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,包括提供一半导体基底;形成至少一沟槽于该基底中;形成一沟槽电容器于该沟槽中下方;形成一环状绝缘层于该沟槽电容器上方之该沟槽侧壁表面;形成一第一导电层于该沟槽电容器上方之该环状绝缘层所包围之区域内;实施一氮化程序于仅一侧该沟槽侧壁与该沟槽底部之该基底中;实施一氧化程序于该沟槽侧壁与该沟槽底部之该基底表面,以形成一薄氧化层与一厚氧化层,其中该薄氧化层系形成于该基底被施以该氮化程序之区域,且该厚氧化层系形成于该沟槽另一侧侧壁之未被施以该氮化程序之该基底表面;去除该薄氧化层;形成一第二导电层于该第一导电层上方与该环状绝缘层上方之沟槽内;以该第二导电层为罩幕,蚀刻高出于该第二导电层之该厚氧化层,以形成一单边扩散阻隔层于该第二导电层与该沟槽侧壁之该基底之间;形成一沟槽顶端绝缘层于该第二导电层与该单边扩散阻隔层上方;以及形成一控制闸极于该沟槽顶端绝缘层上方。27.如申请专利范围第26项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中更包括:形成一埋入带于该第二导电层周围未设置该单边扩散阻隔层之该基底中,以作为汲极。28.如申请专利范围第26项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中更包括:形成一掺杂区于该控制闸极上方周围之该基底中,作为源极。29.如申请专利范围第26项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中该环状绝缘层系一氧化层。30.如申请专利范围第26项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中该第一导电层系一掺杂的复晶矽层或一掺杂的非晶矽层。31.如申请专利范围第26项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中该第二导电层系一复晶矽层或一非晶矽层。32.如申请专利范围第26项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中该单边扩散阻隔层系一氧化层。33.如申请专利范围第26项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中该单边扩散阻隔层之高度大体上小于100。34.如申请专利范围第26项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中该沟槽顶端绝缘层系一氧化层。35.如申请专利范围第26项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中该控制闸极包括:一闸极导电层;以及一闸极介电层,设置于该闸极导电层与该基底之间。36.如申请专利范围第26项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中该闸极导电层系一复晶矽层、一钨矽合金层、一金属层或其组合所构成。37.如申请专利范围第27项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中形成该埋入带于该第二导电层周围未设置该单边扩散阻隔层之该基底中之方法包括:施行一热处理程序,使该第一导电层中的掺杂离子经由该第二导电层而扩散至该基底中,以形成一半圆形之区域,而该区域上部与该控制闸极电性连接。38.如申请专利范围第26项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中该氮化程序系以一既定角度倾斜对该基底施以一氮离子布植。39.如申请专利范围第26项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中该既定角度大体为5~10。40.如申请专利范围第26项所述之具有垂直型电晶体与沟槽电容器之记忆体装置的制造方法,其中该氧化程序系以热氧化法进行。图式简单说明:第1图系显示习知之埋入带扩散重叠问题之一结构剖面图。第2图至第9图系显示根据本发明之具有垂直型电晶体与沟槽电容器之记忆体装置之一较佳实施例之制程剖面图。 |
