| 主权项 |
1.一种半导体记忆体装置,包含:数个输入/输出端;一记忆体细胞阵列,其系对应于该等输入/输出端来分别被分割成区块以致于该等区块中之仅一者系对应于该等输入/输出端中之一约定之一者;感应放大器,其系于其之一侧连接至该等区块,并且把该记忆体细胞阵列的资料放大;开关,其系分别被连接至该等感应放大器;及讯号线,其经由该等开关来把该等感应放大器连接至该等输入/输出端中之对应之一者;其中,该记忆体细胞阵列的资料系按抹除之一个单位来被抹除,其中,多于一个区块被置于一起来形成该抹除的单位。2.如申请专利范围第1项所述之半导体记忆体装置,其中,每一区块被分割成数页,而且该等开关中之被选择之一者系响应于一输入位址来被导通俾可选择一要从该半导体记忆体装置输出之对应之页的资料。3.如申请专利范围第1项所述之半导体记忆体装置,其中,该记忆体细胞阵列包括快闪记忆体细胞。4.一种半导体记忆体装置,其允许数页的资料从一记忆体细胞阵列读取出来并且储存于感应放大器内,及允许一被选择之页的资料从该等感应放大器读取出来并且输出至该半导体记忆体装置的外部,包含:记忆体细胞区域,其储存从一个共同输入/输出端输入与输出至该一个共同输入/输出端的资料,该等记忆体细胞区域系分别对应于该数页而且彼此相邻地设置,其中,对应于该等记忆体细胞区域的感应放大器系彼此相邻地排列;及讯号线,其把对应于该等记忆体细胞区域的感应放大器连接至该共同输入/输出端;其中,该记忆体细胞阵列的资料系按一个抹除之单位来被抹除,其中,该抹除的单位系藉由把数个输入/输出端之记忆体细胞区域置放在一起来被形成。5.如申请专利范围第4项所述之半导体记忆体装置,其中,该记忆体细胞阵列包括快闪记忆体细胞。6.一种半导体记忆体装置,其允许数页的资料从一记忆体细胞阵列读取出来并且储存于感应放大器中,及允许一被选择之页的资料从该等感应放大器读取出来并且输出至该半导体记忆体装置的外部,包含记忆体细胞区域,其储存从一个共同输入/输出端输入与被输出至该一个共同输入/输出端的资料,该等记忆体细胞区域系分别对应于该数页并且系彼此相邻地设置。7.一种半导体记忆体装置,其允许数页的资料从一记忆体细胞阵列读取出来并且储存于感应放大器中,及允许一被选择之页的资料从该等感应放大器读取出来并且输出至该半导体记忆体装置的外部,包含讯号线,其把一个共同输入/输出端连接至对应于该一个共同输入/输出端的该等感应放大器,其中,对应于该一个共同输入/输出端的该等感应放大器系彼此相邻地排列。8.一种半导体记忆体装置,包含:一可电气写入的非挥发性记忆体细胞阵列,其包括数个I/O部份,该数个I/O部份被群组成数个I/O组;字线,其分别被设置给该等I/O组之对应之一者;及字线驱动器,其分别被设置给该等I/O组之对应之一者,其中,于所有之该等I/O组中的该等字线在读取运作期间被作动,而于至少一个但并非所有之该等I/O组中的该等字线在写入运作期间被作动。9.如申请专利范围第8项所述之半导体记忆体装置,其中,该等I/O组系一个一个被程式规划直到所有的I/O组被程式规划为止。10.如申请专利范围第8项所述之半导体记忆体装置,更包含一写入控制电路,其控制把该等I/O组一个一个程式规划的顺序。图式简单说明:第1图是为显示一习知页模式记忆体之结构的例证图示;第2图是为显示本发明之半导体记忆体装置之结构的例证图示;第3图是为显示当第2图之结构被应用于一快闪记忆体时资料抹除之单位的例证图示;第4图是为本发明半导体记忆体装置的方块图;第5图是为部份地显示Y-选择闸极与记忆体细胞阵列之详细结构的电路图;第6图是为在本发明之快闪记忆体中按多于一个区块之单位抹除资料之结构的方块图;第7图是为在本发明之快闪记忆体中写入资料之结构的方块图;第8图是为显示习知资料写入运作的时序图;及第9图显示本发明之实施例之写入运作的时序。 |
