| 主权项 |
1.一种抹除具有标准位元及联合该标准位元之互补位元之双位元记忆体单元(10.82.84.86.88)之方法,包括:施加两侧抹除脉冲于该标准位元及该互补位元两者;以及施加单一侧抹除脉冲于至少其中一个该标准位元及该互补位元。2.如申请专利范围第1项之方法,更包括重复施加两侧及单一侧抹除脉冲之步骤直到该标准位元及联合的互补位元两者为处于清除状态。3.如申请专利范围第1项之方法,该两侧抹除脉冲具有位在约8至12ms范围内之持续时间并且该单一侧抹除脉冲具有位在约.5至2ms范围内之持续时间。4.如申请专利范围第1项之方法,该两侧抹除脉冲具有约75%至95%之抹除脉冲时间之持续时间。5.一种用于抹除双位元快闪记忆体单元(68)之阵列之方法,每个双位元记忆体单元具有标准位元及联合该标准位元之互补位元,该方法包括:施加两侧抹除脉冲于标准栏位置及互补栏位置两者内之位元上;施加第一个单一侧抹除脉冲于其中一个标准栏位置及互补栏位置之位元上;施加第二个单一侧抹除脉冲于另一个标准栏位置及互补栏位置之位元上。6.如申请专利范围第5项之方法,更包括在施加两侧抹除脉冲之步骤之前于该标准栏位置及互补栏位置内程式化位元至deltaVT(最大VT与最小VT之差)。7.如申请专利范围第6项之方法,更包括在施加两侧抹除脉冲之步骤之前于位在记忆体之至少其中一个区块附近之至少其中一个空白字元线之该标准栏位置及互补栏位置内程式化位元至delta VT。8.如申请专利范围第5项之方法,更包括若在施加两侧抹除脉冲之步骤之前于至少其中一个标准栏位置及互补栏位置内之至少其中一个位元之该VT(Threshold Voltage,临限电压)为高于用于清除状态之最大可允许VT时,则执行确认之步骤。9.一种用于抹除双位元快闪记忆体单元(68)之系统,每个双位元记忆体单元具有标准位元及联合该标准位元之互补位元,该系统包括:双位元快闪记忆体单元(68)之阵列;连接至该双位元快闪记忆体单元(68)之阵列之位址解码组件(62),该位址解码组件(62)经由配接以提供每个该双位元快闪记忆体单元之标准位元及互补位元之存取;经由配接以提供用于执行该双位元快闪记忆体单元之标准位元及互补位元之程式化及抹除之适当电压的电压产生器(66);以及包含状态机(65)之指令逻辑组件(64),该指令逻辑(64)及状态机(65)为连接至该阵列(68)及该位址组件(62)并且可以调整以控制该电压产生器(66),该指令逻辑(64)及状态机(65)经由配接以接收抹除指令并且执行抹除演算法,该演算法为施加两侧抹除脉冲于标准栏位置及互补栏位置两者内之位元上,接着施加单一侧抹除脉冲于至少其中一个标准栏位置及互补栏位置上;10.如申请专利范围第9项之系统,该指令逻辑(64)及状态机组件(65)可经由操作以重复施加两侧及单一侧抹除脉冲之步骤直到在该标准栏位置及互补栏位置两者内之位元为处于清除状态为止。图式简单说明:第1图为例示性双位元记忆体单元之侧视截面图,其中本发明之各种目的可以实现;第2图为该双位元记忆体单元之侧视截面图,说明程式化电荷于该双位元记忆体单元之正常区域及互补区域内之储存;第3图为该双位元记忆体单元之侧视截面图,说明因为该双位元记忆体单元之第二位元程式化之过度程式化的非均匀电荷累积于该单元之中央区域内;第4图为该双位元记忆体单元之侧视截面图,说明在仅使用一侧或两侧抹除之该单元抹除后之残留电荷存在于邻近该阵列边缘之单元中央区域内;第5图为该双位元记忆体单元之侧视截面图,说明在依据本发明之双位元记忆体单元之抹除后,该残留电荷存在于邻近该阵列边缘之单元中央区域内之移除;第6图为说明适用于实施本发明之目的之系统的方块示意图;第7图为说明依据本发明之16位元记忆体之具有16字元之双位元快闪记忆体之阵列之64K区段的部分上视图;第8图为说明依据本发明之一列双位元记忆体单元部分之示意图;第9图为说明依据本发明之目的之用于双位元记忆体单元之抹除确认之方法之流程图;第10图为说明依据本发明之目的在第9图之抹除确认方法后,用于双位元记忆体单元之阵列内单元之软体程式化方法之流程图。第11图为说明依据本发明之目的在第10图之软体程式化方法后,用于双位元记忆体单元之阵列内单元之确认抹除方法之流程图;第12图为说明依据本发明之记忆体,在区块内的大间隙之间具有清除(dummy)字元线存在之双位元快闪记忆体之阵列区段之平面图。第13图为说明依据本发明之具有边缘字元之厚度小于其余字元线之厚度之双位元快闪记忆体之阵列区段之平面图。第14图为说明依据本发明之目的,具有清除列记忆体单元之双位元记忆体单元之用于阵列之抹除确认方法之流程图。 |
