| 主权项 |
1.一种用于与一Vss线及一Vdd线操作之静电放电(ESD)保护电路,包含:一串以串联方式被连接于Vss线和Vdd线之间复数个二极体;第一PMOS电晶体和第一NMOS电晶体系以串联的方式连接于该Vdd线与该串二极体的一端之间,该PMOS电晶体的一闸极被连接于该串二极体的其中两个二极体之间,而该NMOS电晶体具一闸极,系连接至Vdd线;第二PMOS电晶体和第二NMOS电晶体系以串联的方式连接于该Vss线与该Vdd线之间,而PMOS电晶体则有一闸极被连接于第一个PMOS电晶体与第一个NMOS电晶体之间,而第二NMOS电晶体具一闸极,系连接至Vdd线;和一被连接于Vss线与Vdd线之间的钳位NMOS电晶体,钳位NMOS电晶体有一个闸极被连接于第二个PMOS电晶体与第二个NMOS电晶体之间。2.如申请专利范围第1项之静电放电(ESD)保护电路,其中该串二极体包含四个二极体,而且第一个PMOS电晶体的闸极被连接于该串的第二个与第三个二极体之间。3.如申请专利范围第1项之静电放电(ESD)保护电路,其中该串二极体包含八个二极体,而且第一个PMOS电晶体的闸极被连接于该串的第二个与第三个二极体之间。4.如申请专利范围第3项之静电放电(ESD)保护电路,还含有一个被连接于Vdd线与第二个PMOS电晶体之间的二极体。5.如申请专利范围第4项之静电放电(ESD)保护电路,还含有一个针对被连接于Vdd线与该第二个PMOS电晶体之间的二极体之分流电路。6.如申请专利范围第5项之静电放电(ESD)保护电路,其中该分流电路包含一对以串联方式被连接于Vss线和Vdd线之间的NMOS电晶体,其中一个分流NMOS电晶体有一个闸极跟Vdd线连接,而另一个分流NMOS电晶体则有一个闸极跟第二个PMOS电晶体与第二个NMOS电晶体之间的接面相连接,此外,有一个PMOS电晶体以并联方式跟二极体并串,并且具有一个闸极跟该两个分流NMOS电晶体的接面相连接。7.如申请专利范围第4项之静电放电(ESD)保护电路,还含有一个被连接于该串二极体与Vdd线之间的NMOS电晶体。8.如申请专利范围第7项之静电放电(ESD)保护电路,其中该NMOS电晶体具有一个汲极被连接于该串二极体的其中两个二极体之间,以及具有一个闸极,而这个闸极和钳位NMOS电晶体的闸极都跟同一个节点相连接。9.如申请专利范围第8项之静电放电(ESD)保护电路,其中该NMOS电晶体的汲极被连接于该串二极体的第三个与第四个二极体之间。图式简单说明:图1是本发明的基本ESD保护电路的方块图。图2是本发明的ESD保护电路的其中一种电路图。图3是本发明的ESD保护电路的第二种电路图。图4是显示图3中电路的电流一电压特性的图表。图5是本发明的ESD保护电路的第三种电路图。 |
