| 主权项 |
1.一种薄膜电晶体阵列的制作方法,适于在具有至少一预定显示区的一基板上形成一薄膜电晶体阵列,该薄膜电晶体阵列的制作方法包括:于该基板上形成一第一图案化导体层,该第一图案化导体层的分布范围超出该预定显示区;于该基板上形成一第一介电层,藉由该第一介电层使得该预定显示区以外之部分该第一图案化导体层暴露出来;于该第一介电层上形成一第二图案化导体层,该第二图案化导体层系与暴露出来之该第一图案化导体层电性连接;于该基板上形成一第二介电层,该第二介电层具有复数个接触窗口;于该第二介电层上形成复数个画素电极,以使得该些画素电极藉由该些接触窗口与该第二图案化导体层相连;以及去除位于该预定显示区外的部分该第二介电层、该第二图案化导体层、该第一介电层以及该第一图案化导体层。2.如申请专利范围第1项所述之薄膜电晶体阵列的制作方法,其中该第一图案化导体层包括复数个闸极以及复数条与该些闸极连接之扫瞄配线。3.如申请专利范围第2项所述之薄膜电晶体阵列的制作方法,其中于该基板上形成该第一介电层的方法,包括使用一电浆化学气相沉积法,藉由控制该电浆化学气相沉积法之参数,以使该第一介电层仅覆盖该预定显示区内之该些闸极与该些扫描配线,而暴露出位于该预定显示区外之部分该第一图案化导体层。4.如申请专利范围第2项所述之薄膜电晶体阵列的制作方法,其中于该基板上形成该第一图案化导体层之步骤,包括:于该基板上形成一第一导体层;利用微影蚀刻制程定义该第一导体层,以形成该些闸极以及与该些闸极连接之该些扫瞄配线。5.如申请专利范围第4项所述之薄膜电晶体阵列的制作方法,其中于该基板上形成该第一导体层之方法包括溅镀法。6.如申请专利范围第4项所述之薄膜电晶体阵列的制作方法,其中该第一导体层之材质包括金属材质。7.如申请专利范围第6项所述之薄膜电晶体阵列的制作方法,其中该第一导体层之材质包括铬与钽其中之一。8.如申请专利范围第1项所述之薄膜电晶体阵列的制作方法,其中该第一介电层的材质包括氮化矽。9.如申请专利范围第2项所述之薄膜电晶体阵列的制作方法,其中于该基板上形成该第一介电层之后,更包括于该第一介电层上形成复数个通道层,该些通道层系横跨该些闸极。10.如申请专利范围第9项所述之薄膜电晶体阵列的制作方法,其中该些通道层包括通道非晶矽薄膜。11.如申请专利范围第9项所述之薄膜电晶体阵列的制作方法,其中于该第一介电层上形成该些通道层之后,更包括于该些通道层上形成复数个欧姆接触层。12.如申请专利范围第11项所述之薄膜电晶体阵列的制作方法,其中该些欧姆接触层包括n+非晶矽薄膜。13.如申请专利范围第1项所述之薄膜电晶体阵列的制作方法,其中该第二图案化导体层包括复数个源/汲极以及与该些源/汲极之一端连接的该些资料配线。14.如申请专利范围第13项所述之薄膜电晶体阵列的制作方法,其中于该第一介电层上形成该第二图案化导体层之步骤,包括:于该基板上形成一第二导体层;利用微影蚀刻制程定义该第二导体层,以形成该些源/汲极以及与该些源/汲极之一端连接的该些资料配线。15.如申请专利范围第14项所述之薄膜电晶体阵列的制作方法,其中该第二导体层之材质包括金属材质。16.如申请专利范围第15项所述之薄膜电晶体阵列的制作方法,其中该第二导体层之材质包括铝。17.如申请专利范围第13项所述之薄膜电晶体阵列的制作方法,其中该些接触窗口暴露出该些源/汲极之一端,该端系一汲极端。18.如申请专利范围第17项所述之薄膜电晶体阵列的制作方法,其中该些画素电极系藉由该些接触窗口与对应之该汲极端电性相连。19.一种除静电破坏的方法,适用在制作具有至少一预定显示区之一薄膜电晶体阵列,该薄膜电晶体阵列至少包括分布范围超出该预定显示区的一第一图案化导体层,该第一图案化导体层包括复数个闸极以及与该些闸极连接之复数条扫瞄配线、形成于该第一图案化导体层上的一第二图案化导体层,该第二图案化导体层包括复数个源/汲极以及与该些源/汲极之一端连接的复数条资料配线、形成于该第一图案化导体层与该第二图案化导体层之间的一第一介电层、形成于该第二图案化导体层上的一第二介电层以及于该第二介电层上且电性连接该些源/汲极之另一端的一画素电极,其特征在于:形成该第一介电层覆盖该预定显示区内之该些闸极以及该些扫瞄配线,且暴露出位于该预定显示区外之部分该第一图案化导体层;以及于该第一图案化导体层上形成该第二图案化导体层,以使该第二图案化导体层与暴露出之部分该第一图案化导体层电性相连。20.如申请专利范围第19项所述之除静电破坏的方法,其中形成该第一介电层之步骤包括使用一化学气相沉积法,并控制该化学气相沉积法之制程参数,以使该第一介电层仅覆盖该预定显示区内之部分该第一图案化导体层,而暴露出位于该预定显示区外之部分该第一图案化导体层。21.如申请专利范围第19项所述之除静电破坏的方法,其中该第一介电层的材质包括氮化矽。22.如申请专利范围第19项所述之除静电破坏的方法,其中该第一图案化导体层与该第二图案化导体层之材质包括金属材质。23.一种薄膜电晶体阵列的半成品结构,适于形成在具有至少一预定显示区的一基板上,该半成品结构包括:一第一图案化导体层,配置于该基板上,该第一图案化导体层的分布范围超出该预定显示区;一介电层,覆盖部分该第一图案化导体层,且暴露该预定显示区以外之部分该第一图案化导体层;一第二图案化导体层,配置于该介电层上,该第二图案化导体层系与暴露出来之该第一图案化导体层电性连接。24.如申请专利范围第23项所述之薄膜电晶体阵列的半成品结构,其中该第一图案化导体层包括复数个闸极以及复数条与该些闸极连接之扫瞄配线。25.如申请专利范围第23项所述之薄膜电晶体阵列的半成品结构,其中该第一图案化导体层之材质包括金属材质。26.如申请专利范围第25项所述之薄膜电晶体阵列的半成品结构,其中该第一图案化导体层之材质包括铬与钽其中之一。27.如申请专利范围第23项所述之薄膜电晶体阵列的半成品结构,其中该介电层的材质包括氮化矽。28.如申请专利范围第23项所述之薄膜电晶体阵列的半成品结构,其中该第二图案化导体层之材质包括金属材质。29.如申请专利范围第28项所述之薄膜电晶体阵列的半成品结构,其中该第二图案化导体层之材质包括铝。图式简单说明:第1A图至第1E图是习知一种薄膜电晶体阵列的制造流程示意图;第1F图系绘示第1E图周边之剖面示意简图;第2A图至第2C图是依照本发明之一较佳实施例之薄膜电晶体阵列的前段制程示意图;第3A图系绘示第2B图中的Ⅲ部分之放大示意图;第3B图系绘示第2C图之剖面示意简图;第3C图系绘示第2C图中的Ⅲ'部分之放大示意图;以及第3D图至第3E图所示系第3B图之步骤后的薄膜电晶体阵列的制造流程示意图。 |
