长度可变之快速傅立叶转换数位讯号处理架构

摘要

本发明长度可变之快速傅立叶转换数位讯号处理架构，系提出一种利用单一处理单元(Single Processor Element,Single PE)的架构配合一简单有效的位址产生机制，藉此来实现一长度可变(Length-Scalable)、高效率(High Performance)且低功率损耗(Low Power Consumption)之变换基数-2/4(Split-Radix-2/4)快速傅立叶转换(Fast Fourier Transformation, FFT)模组。为了适应各种不同通讯标准的规格，此转换模组可即时控制(Run-Time Configure)来执行不同长度需求，且执行时间符合标准规范的快速傅立叶转换或反快速傅立叶转换(Inverse Fast Fourier Transformation, IFFT)。伍、(一)、本案代表图为：第 8 图(二)、本案代表图之元件代表符号简单说明：52第一暂存器；54第二暂存器；58回馈路径；65第一记忆体；66第二记忆体；67第三记忆体；68第四记忆体；80位址产生器；82记忆体；83第一多工器；84第一解多工器；88第一蝴蝶运算单元；89第二蝴蝶运算单元；75第一资料回旋器；77第二资料回旋器。

主权项

1.一种长度可变之快速傅立叶转换数位讯号处理架构,包括有:一位址产生器,系将资料定址于一记忆体内;复数个记忆体储存单元,系位于该记忆体内,为该资料储存位置;复数个位址回旋器,系将位址产生器产生之复数组位址作螺旋对称位移;复数个资料回旋器;系将该复数个记忆体储存单元中之资料作螺旋对称位移;一处理单元,系为将资料运算处理之处理器;复数条回馈路径,系将资料回存该处理单元之线路;复数个暂存器,系作为该处理单元之资料暂存记忆体;复数个多工器,系接收该复数条回馈路径之资料,并将之重新分配;及复数个解多工器,系接收处理单元运算后之资料,并将之重新分配。2.如申请专利范围第1项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中该处理单元藉该复数条回馈路径将硬体折叠。3.如申请专利范围第1项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中藉一交错回旋资料分配方法将资料存取与读出于该复数个记忆体储存单元。4.如申请专利范围第1项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中该复数个记忆储存单元系为一复数个单一埠之记忆体。5.如申请专利范围第1项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中该处理单元为一折叠式基数-r核心之处理器。6.如申请专利范围第1项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中该位址产生器为一长度可扩充之交错回旋资料分配位址产生器。7.如申请专利范围第1项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中该复数个记忆体储存单元之资料以螺旋对称储存。8.如申请专利范围第1项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中该复数个资料回旋器系将资料向左或右位置转换。9.一种长度可变之快速傅立叶转换数位讯号处理架构,其中形成一交错回旋非冲突资料格式之该数位讯号处理架构包括有:复数个记忆体储存单元,系为该资料储存位置;及一处理单元,系为将资料运算处理之处理器。10.如申请专利范围第9项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中该交错回旋非冲突资料格式藉复数个资料回旋器将复数笔资料存放入该复数个记忆储存单元。11.如申请专利范围第11项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中该复数个资料回旋器系将资料向左或右位置转换。12.如申请专利范围第9项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中该交错回旋非冲突资料格式之该复数个记忆储存单元更包括有复数排资料存放位置。13.如申请专利范围第9项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中该交错回旋非冲突资料格式之该复数排资料存放位置之下一排资料位置顺序为上一排位移一个位置。14.如申请专利范围第9项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中该交错回旋非冲突资料格式之该复数排资料存放位置之埠数指数倍数排之资料位置顺序为前一排资料位置位移两个位置。15.如申请专利范围第9项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中该处理单元为一折叠式基数-r核心之处理器。16.如申请专利范围第9项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中该复数个记忆储存单元系为一复数个单一埠之记忆体。17.如申请专利范围第9项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中该复数个记忆体储存单元之资料以螺旋对称储存。18.如申请专利范围第9项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中藉增加该处理单元个数使整体效率提升多倍。19.如申请专利范围第17项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中该复数个处理单元之资料形成奇数笔资料和偶数笔资料个别分开排列。20.如申请专利范围第17项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中该复数个处理单元共享记忆体位址产生器。21.如申请专利范围第17项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中藉累加该复数个处理单元之复数个资料回旋器达到资料存放位置之分配。22.一种长度可变之快速傅立叶转换数位讯号处理架构,其中该数位讯号处理蝴蝶运算讯号之复数个交互因子呈现相同的规律性,其规律性包括有:一状态0;及一状态1。23.如申请专利范围第22项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中该状态0之下一级更顺序包括有:状态0;状态1;状态0;及状态0。24.如申请专利范围第22项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中该状态1之下一级更顺序包括有:状态0;状态1;状态0;及状态125.如申请专利范围第22项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中该状态0更包括有复数个情形。26.如申请专利范围第22项所述之长度可变之快速傅立叶转换数位讯号处理架构,其中该状态1更包括有复数个情形。图式简单说明:第一图系为习用技术之六位元资料处理示意图;第二图系为本发明实施例长度可变之快速傅立叶转换数位讯号处理架构四位元资料记忆体分配示意图;第三图系为本发明实施例长度可变之快速傅立叶转换数位讯号处理架构蝴蝶运算讯号流程示意图;第四图系为本发明实施例长度可变之快速傅立叶转换数位讯号处理架构处理单元折叠式基数-4核心示意图;第五图系为本发明实施例长度可变之快速傅立叶转换数位讯号处理架构单一处理单元架构示意图;第六图系为本发明实施例长度可变之快速傅立叶转换数位讯号处理架构交错回旋非冲突资料格式示意图;第七图系为本发明实施例长度可变之快速傅立叶转换数位讯号处理架构资料回旋器架构示意图;第八图系为本发明实施例长度可变之快速傅立叶转换数位讯号处理架构示意图;第九图系为本发明实施例长度可变之快速傅立叶转换数位讯号处理架构叠加架构资料排列示意图;第十图系为本发明实施例长度可变之快速傅立叶转换数位讯号处理架构叠加架构位址产生器示意图;第十一图系为本发明实施例长度可变之快速傅立叶转换数位讯号处理架构叠加处理器示意图;第十二图系为本发明实施例长度可变之快速傅立叶转换数位讯号处理架构状态示意图;第十三图系为本发明实施例长度可变之快速傅立叶转换数位讯号处理架构状态情形示意图。