| 主权项 |
1.一种记忆体装置,其包含: 一包括多个根据定义了一指出记忆体阵列之逻辑 形状之逻辑位址映射之一第一位址和一第二位址 配置的记忆体晶胞之记忆体阵列;以及 一位址映射改变单元,其操作地耦合至记忆体阵列 以接收一用以产生第一位址之第一位址讯号以及 一用以产生第二位址之第二位址讯号,其中位址映 射改变单元能够藉由改变第一位址讯号和第二位 址讯号之一的一部份来改变逻辑位址映射。2.如 申请专利范围第1项之记忆体装置,其中位址映射 改变单元在每次启动记忆体阵列时改变逻辑位址 映射。3.如申请专利范围第1项之记忆体装置,其中 位址映射改变单元在一记忆体装置之等待期间或 在记忆体装置之启动期间改变逻辑位址映射。4. 如申请专利范围第1项之记忆体装置,其进一步包 含: 一内部电路,其中位址映射改变单元至少在一从根 据第一位址或第二位址启动内部电路之点至一关 闭内部电路之点的期间中维持逻辑位址映射。5. 如申请专利范围第1项之记忆体装置,其中位址映 射改变单元藉由改变第一和第二位址至少之一的 深度来改变逻辑位址映射。6.如申请专利范围第1 项之记忆体装置,其进一步包含一用以控制第一和 第二位址讯号之控制端点。7.如申请专利范围第1 项之记忆体装置,其中记忆体阵列包括多个记忆库 ,其中 位址映射改变单元逐记忆库地改变逻辑位址映射 。8.一种记忆体装置,其包含: 一记忆体阵列,其包括多个根据一第一位址和一第 二位址配置的记忆体晶胞,该第一位址和第二位址 定义了指出记忆体阵列之逻辑形状之逻辑位址映 射; 一位址缓冲器,其操作地耦合至记忆体阵列,以接 收多个包括一用以产生第一位址之第一位址讯号 之位址讯号;以及 一位址控制单元,其操作地耦合至位址缓冲器,其 用以藉由根据存取资讯来使用第一位址讯号之一 部份以产生第一位址或第二位址,以在每次输入第 一位址讯号时改变逻辑位址映射。9.如申请专利 范围第8项之记忆体装置,其进一步包含: 一位址结构选择电路,其操作地耦合至位址控制单 元,以根据由一包括存取资讯或多个控制讯号之组 合的控制讯号造成的逻辑位址映射之改变来产生 位址结构选择讯号,其中位址控制单元藉由根据位 址结构选择讯号来使用第一位址讯号之一部份来 产生第一位址或第二位址。10.如申请专利范围第9 项之记忆体装置,其进一步包含: 一位址产生电路,其操作地耦合至结构选择电路, 以接收多个位址讯号以及位址结构选择讯号; 一第一讯号产生电路,其操作地耦合至位址产生电 路,以产生一第二位址选择讯号; 一第二讯号产生电路,其操作地耦合至位址产生电 路,以产生一第二位址选择讯号; 其中位址产生电路包括一用以选择性地供应多个 位址讯号给第一讯号产生电路或第二讯号产生电 路之开关电路。11.如申请专利范围第9项之记忆体 装置,其进一步包含: 一第一讯号产生电路,其操作地耦合至位址结构选 择电路,以接收多个位址讯号并根据位址结构选择 讯号来产生一第一位址选择讯号;以及 一第二讯号产生电路,其操作地耦合至位址结构选 择电路,以接收多个位址讯号并根据位址结构选择 讯号来产生一第二位址选择讯号。12.如申请专利 范围第8项之记忆体装置,其中位址控制单元包括 一用以储存存取资讯之连结选项或一熔丝。13.如 申请专利范围第8项之记忆体装置,其中位址控制 单元包括一储存电路,其储存了可由一外部装置重 写入之存取资讯。14.一种记忆体装置,其包含: 一记忆体阵列,其包括多个根据一第一位址和一第 二位址配置的记忆体晶胞,该第一位址和第二位址 定义了指出记忆体阵列之逻辑形状之逻辑位址映 射; 一位址缓冲器,其操作地耦合至记忆体阵列,以接 收多个包括一用以产生第一位址之第一位址讯号 之位址讯号;以及 一位址讯号无效单元,其操作地耦合至位址缓冲器 ,以根据存取资讯使多个位址讯号至少一部份变成 无效,以在每次输入第一位址讯号时改变逻辑位址 映射。15.如申请专利范围第14项之记忆体装置,其 中多个位址讯号包括一用以产生第二位址之第二 位址讯号,以及 位址讯号无效单元包括一用以夹拑多个位址讯号 至少一部份之夹拑电路以改变第一位址讯号之解 码压缩率以及第二位址讯号之解码压缩率。16.如 申请专利范围第15项之记忆体装置,其进一步包括 一位址结构选择电路,其用以产生一对应于一控制 讯号造成之逻辑位址映射上的改变之位址结构选 择讯号,该控制讯号包括存取资讯或多个控制讯号 之组合,以及 其中位址讯号无效单元根据位址结构选择讯号使 得第一位址讯号至少一部份变成无效。17.如申请 专利范围第15项之记忆体装置,其中位址讯号无效 单元包括一用以储存存取资讯之连结选项或一熔 丝。18.如申请专利范围第15项之记忆体装置,其中 位址讯号无效单元包括一可重新写入的存取资讯 储存电路,其储存了存取资讯。19.一种用以改变一 记忆体装置之逻辑位址映射之内部控制方法,该记 忆体阵列包括多个根据一第一位址和一第二位址 配置的记忆体晶胞,该第一位址和第二位址系根据 多个位址讯号产生,该逻辑位址映射根据第一位址 和第二位址定义,并指出记忆体阵列之逻辑形状, 该方法含下列步骤: 接收多个位址讯号; 接收用以改变逻辑位址映射之存取资讯; 产生多个第一位址讯号,以根据多个位址讯号以及 存取资讯产生第一位址; 产生多个第二位址讯号,以根据多个位址讯号以及 存取资讯产生第二位址;以及 根据存取资讯,在每次产生多个第一位址讯号时使 得多个第一位址讯号之一部份以及多个第二位址 讯号之一部份之一变成无效。20.如申请专利范围 第19项之方法,其中接收存取资讯之步骤在一记忆 体装置之等待期间中,或在执行记忆体装置之作用 操作之同时接收存取资讯。21.如申请专利范围第 19项之方法,其中记忆体装置包括多个感测放大器, 其至少之一系以第一位址启动并由第二位址选择, 以及 进一步包含根据逻辑位址映射上的改变来改变多 个感测放大器之启动数之步骤。22.如申请专利范 围第19项之方法,其进一步包含根据逻辑位址映射 上的改变来改变多个第一位址讯号之解码压缩率 以及多个第二位址讯号之解码压缩率之步骤。23. 如申请专利范围第19项之方法,其进一步包含根据 由一控制讯号造成之逻辑位址映射上的改变来产 生一位址结构选择讯号之步骤,该控制讯号包括存 取资讯或多个控制讯号之组合,以及 其中无效步骤根据位址结构选择讯号使得多个第 一位址讯号之一部份以及多个第二位址讯号之一 部份之一变成无效。24.如申请专利范围第23项之 方法,其中记忆体装置包括一共用的位址产生电路 以产生第一和第二位址,以及 进一步包含根据位址结构选择讯号来切换何处来 供应第一和第二位址之步骤。25.如申请专利范围 第23项之方法,其中记忆体装置包括一第一和第二 位址产生电路以根据多个位址讯号来产生第一和 第二位址,以及 进一步包含根据位址结构选择讯号来选择多个位 址讯号要供应给第一和第二位址产生电路的哪一 个之步骤。26.一种用于结合记忆体装置之系统,该 系统包含: 一控制装置,其连接至记忆体装置并供应记忆体装 置以时时之存取资讯, 该记忆体装置包括: 一记忆体阵列,其包括多个根据定义了指出记忆体 阵列之逻辑形状之逻辑位址映射之第一位址和一 第二位址配置成阵列型态的记忆体晶胞,以及 一位址控制电路,其连接至记忆体阵列,以根据存 取资讯来改变记忆体阵列之逻辑位址映射。27.如 申请专利范围第26项之系统,其中记忆体装置包括 多个位址输入端点,以接收用来产生第一位址或第 二位址之外部位址,以及 控制装置将存取资讯插入来自供应给位址输入端 点之位址资料之码资讯或来自一用以控制记忆体 装置之控制讯号之码资讯,并将该型式之存取资讯 供应给记忆体装置。28.如申请专利范围第27项之 系统,其中控制装置在提供外部位址之同时或之前 将存取资讯供应给记忆体装置。29.如申请专利范 围第26项之系统,其中控制装置以源自用以控制记 忆体装置之控制讯号之码资讯来提供存取资讯,以 及 记忆体装置在一已予周期之脉冲讯号的边缘时序 上接收码资讯。30.一种在一包括记忆体装置之系 统中的记忆体装置和一操作地耦合至记忆体装置 之控制装置之控制方法,以控制记忆体装置,该记 忆体装置包括一包括了多个根据据定义一指出记 忆体阵列之逻辑形状之逻辑位址映射之一第一位 址和一第二位址配置之记忆体晶胞之记忆体阵列, 该方法包含下列步骤: 使得控制装置供应记忆体装置以时刻存取资讯;以 及 使得控制装置根据存取资讯来改变记忆体阵列之 逻辑位址映射。31.一种记忆体装置,其包含: 一记忆体阵列,其包括多个根据据定义一指出记忆 体阵列之逻辑形状之逻辑位址映射之一第一位址 和一第二位址配置之记忆体晶胞; 一位址缓冲器,其操作地耦合至记忆体阵列,且具 有多个位址输入端点,以接收用以在多个位址输入 端点上产生第一位址或第二位址之一外部位址,该 等端点包括对应于M位元之整至位址或N位元之第 二位址之输入端点,视何者具有较多位元数而定; 以及 一位址控制电路,其操作地耦合至位址缓冲器,以 根据存取资讯来将外部位址之一部份取代以第一 位址或第二位址以改变逻辑位址映射。32.如申请 专利范围第31项之记忆体装置,其进一步包含一预 先决定时间的侦测电路,其操作地耦合至位址缓冲 器,以产生一控制讯号以接收一i位元增量位址,其 系在从取得第一位址并供应控制讯号给位址缓冲 器后经过一预先决定的时间之后,根据逻辑位址映 射上的改变而增加。33.如申请专利范围第32项之 记忆体装置,其中预先决定时间的侦测电路在一时 脉讯号之预先决定的时脉数之后产生控制讯号,以 回应接收第一位址之启动指令。34.如申请专利范 围第32项之记忆体装置,其进一步包含: 多条字线,其之至少一条由第一位址选择;以及 一字线致能电路以根据控制讯号来致能至少一条 字线以接收i位元的增量位址。35.如申请专利范围 第32项之记忆体装置,其进一步包含: 多个感测放大器,其之至少一个由第二位址加以选 择;以及 一感测放大器致能电路,其系用以根据控制讯号来 致能多个感测放大器之一部份以接收i位元的增量 位址。36.如申请专利范围第31项之记忆体装置,其 进一步包含一指令侦测电路,其系操作地耦合至位 址缓冲器,以产生一控制讯号来接收一i位元的增 量位址,其系根据逻辑位址映射上的改变,根据一 要在控制取得(N-i)位元之第二位址并供应控制讯 号给位址缓冲器时发出的指令而增加。37.如申请 专利范围第36项之记忆体装置,其中指令侦测电路 在接收第一位址之启动指令后侦测一第一读取或 写入指令并根据所侦测到的读取或写入指令来产 生控制讯号。38.如申请专利范围第37项之记忆体 装置,其进一步包含一CAS延迟控制电路以根据来自 指令侦测电路之控制讯号来设定一对应于第一读 取或写入指令之CAS延迟。39.如申请专利范围第31 项之记忆体装置,其进一步包含一位址结构选择电 路,其操作地耦合至位址控制电路,以根据由一控 制讯号所造成之逻辑位址映射上的改变来产生一 位址结构选择讯号,该控制讯号包括存取资讯或多 个控制讯号之组合,以及 其中位址控制电路根据位址结构选择讯号将外部 位址之一部份以第一位址或第二位址来加以取代 。40.如申请专利范围第39项之记忆体装置,其进一 步包含一位址产生电路,其操作地耦合至位址结构 选择电路,以接收多个位址讯号和位址结构选择讯 号, 该位址产生电路包括: 一用以产生一第一位址选择讯号之第一讯号产生 电路; 一用以产生一第二位址选择讯号之第二讯号产生 电路;以及 一用以选择性地供应外部位址至第一讯号产生电 路或第二讯号产生电路之开关电路。41.如申请专 利范围第31项之记忆体装置,其中位址控制电路包 括一用以设定存取资讯之连结选项或一熔丝。42. 如申请专利范围第31项之记忆体装置,其中位址控 制电路包括一储存电路,其储存了可由一外部装置 重写入之存取资讯。43.一种记忆体装置,其包含: 一记忆体阵列,其包括多个根据一第一位址和一第 二位址配置的记忆体晶胞,该第一位址和第二位址 定义了指出记忆体阵列之逻辑形状之逻辑位址映 射; 一位址缓冲器,其操作地耦合至记忆体阵列且具有 多个位址输入端点,以接收一用以在多个位址输入 端点上产生第一位址或第二位址之外部位址,该等 端点包括对应于M位元之整至位址或N位元之第二 位址之输入端点,视何者具有较多位元数而定;以 及 一位址无效电路,其操作地耦合至位址缓冲器,以 根据存取资讯使得外部位址至少一部份变成无效 以改变逻辑位址映射。44.如申请专利范围第43项 之记忆体装置,其中位址无效电路包括一夹拑电路 ,其夹拑一任意位址以改变第一和第二位址至少之 一的解码压缩率。45.如申请专利范围第43项之记 忆体装置,其进一步包含一位址结构选择电路,其 操作地耦合至位址无效电路,以根据由一控制讯号 造成之逻辑位址映射上的改变来产生一位址结构 选择讯号,该控制讯号包括存取资讯或多个控制讯 号之组合,以及 其中位址无效电路根据位址结构选择讯号使得外 部位址之至少一部份变成无效。46.如申请专利范 围第45项之记忆体装置,其进一步包含一位址产生 电路,其操作地耦合至位址结构选择电路,以接收 多个位址讯号以及位址结构选择讯号, 该位址产生电路包括: 一用以产生一第一位址选择讯号之第一讯号产生 电路; 一用以产生一第二位址选择讯号之第二讯号产生 电路; 一用以选择性地将外部位址供应给第一讯号产生 电路或第二讯号产生电路之开关电路。47.如申请 专利范围第43项之记忆体装置,其中位址无效电路 包括一用以设定存取资讯之连结选项或一熔丝。 48.如申请专利范围第43项之记忆体装置,其中位址 无效电路包括一储存电路,其储存了可由一外部装 置重写入之存取资讯。49.一种记忆体装置,其包含 : 一记忆体阵列,其包括多个根据一第一位址和一第 二位址配置的记忆体晶胞,该第一位址和第二位址 定义了指出记忆体阵列之逻辑形状之逻辑位址映 射; 一位址缓冲器,其操作地耦合至记忆体阵列且具有 多个位址输入端点,以接收一用以在多个位址输入 端点上产生第一位址或第二位址之外部位址,该等 端点包括对应于M位元之整至位址或N位元之第二 位址之输入端点,视何者具有较多位元数而定;以 及 一位址控制器,其操作地耦合至位址缓冲器,用以 根据存取资讯将外部位址之一部份取代以第一位 址或第二位址以改变逻辑位址映射。50.一种记忆 体装置,其包含: 一记忆体阵列,其包括多个根据一第一位址和一第 二位址配置的记忆体晶胞,该第一位址和第二位址 定义了指出记忆体阵列之逻辑形状之逻辑位址映 射; 一位址缓冲器,其操作地耦合至记忆体阵列且具有 多个位址输入端点,以接收一用以在多个位址输入 端点上产生第一位址或第二位址之外部位址,该等 端点包括对应于M位元之整至位址或N位元之第二 位址之输入端点,视何者具有较多位元数而定;以 及 一位址无效电路,其操作地耦合至位址缓冲器,以 根据存取资讯使得外部位址之至少一部份变成无 效以改变逻辑位址映射。51.一种用以改变一具有 一记忆体阵列之记忆体装置之逻辑位址映射的内 部控制方法,该记忆体阵列包括多个根据定义指出 记忆体阵列之逻辑形状之逻辑位址映射之一第一 位址和一第二位址配置的记忆体晶胞,以及多个用 以接收一外部位址之位址输入端点以产生第一位 址或第二位址,该等多个位址输入端点包括对应于 M位元之第一位址之输入端点或N位元之第二位址 之输入端点,视何者具有较多位元数而定,或者用 以同时接收M位元之第一位址和N位元之第二位址 之输入端点,该方法包含下列步骤: 接收外部位址; 接收存取资讯以改变逻辑位址映射;以及 根据存取资讯将外部位址之一部份取代以第一位 址或第二位址。52.如申请专利范围第51项之方法, 其中接收存取资讯之步骤在记忆体装置之一等待 期间内或与执行记忆体装置之作用操作之同时来 接收存取资讯。53.如申请专利范围第51项之方法, 其中记忆体装置包括多个感测放大器,其至少之一 系由第二位址加以选择,进一步包含根据逻辑位址 映射之改变来改变多个感测放大器之启动数目的 步骤。54.如申请专利范围第51项之方法,其进一步 包含根据逻辑位址映射上的改变来改变第一位址 或第二位址之解码压缩率之步骤。55.如申请专利 范围第51项之方法,其进一步包含根据由控制讯号 造成之逻辑位址映射上的改变产生一位址结构选 择讯号之步骤,该控制讯号包括存取资讯或多个控 制讯号之组合,以及 其中取代步骤根据位址结构选择讯号将外部位址 之一部份取代以第一位址或第二位址。56.如申请 专利范围第55项之方法,其中记忆体装置包括一共 用的位址产生电路,以产生第一和第二位址,进一 步包含切换何处来根据位址结构选择讯号供应第 一和第二位址之步骤。57.如申请专利范围第55项 之方法,其中记忆体装置包括一第一和第二位址产 生电路以根据外部位址来产生第一和第二位址,其 进一步包含根据位址结构选择讯号来供应外部位 址至第一和第二位址产生电路之一之步骤。58.如 申请专利范围第51项之方法,其进一步包含下列步 骤: 透过多个位址输入端点来接收第一位址;以及 接收一i位元增量位址,其在取得第一位址之后根 据逻辑位址映射上的改变来增加。59.如申请专利 范围第58项之方法,其中接收第一位址之步骤与一 时脉讯号同步来接收第一位址,且其中 接收增量位址之步骤包括执行位址延迟控制之步 骤以与时脉讯号同步接收i位元增量位址。60.如申 请专利范围第58项之方法,其中执行位址延迟控制 之步骤包括beforehand在取得第一位址之后接收一时 脉讯号之预先决定的时脉数以产生一控制讯号来 接收i位元增量位址。61.如申请专利范围第60项之 方法,其中接收预先决定的时脉数之资料之步骤系 在接收第一位址之前或同时来执行。62.如申请专 利范围第60项之方法,其中接收预先决定数目的时 脉之资料的步骤包括设定一要供应给在一模式暂 存器中的记忆体装置之指令讯号,并根据指令讯号 beforehand接收时脉讯号预先决定的时脉数。63.如申 请专利范围第60项之方法,其中接收预先决定的时 脉数之资料的步骤系在根据一包括一位址码之指 令讯号接收第一位址之前执行,或在接收第一位址 之同时执行,根据二种启动指令而定。64.如申请专 利范围第51项之方法,其进一步包含同时接收一i位 元增量位址和(N-i)位元的第二位址之步骤,该i位元 增量位址系根据逻辑位址映射上的改变而增加。 65.如申请专利范围第51项之方法,其进一步包含下 列步骤: 取得(N-i)位元之第二位址;以及 从在取得(N-i)位元的第二位址时未使用的至少一 位址输入端点接收一i位元增量位址,其根据逻辑 位址映射上的改变增加。66.如申请专利范围第61 项之方法,其进一步包含在接收取得第一位址之启 动指令之后,根据一下一个指令来取得一根据逻辑 位址映射上的改变而增加的i位元增量位址之步骤 。67.如申请专利范围第66项之方法,其中取得增量 位址之步骤在接收启动指令之后,同时接收i位元 增量位址以及一读取或写入指令。68.如申请专利 范围第67项之方法,其中记忆体装置包括一用以在 接收启动指令之后侦测一第一读取或写入指令并 产生一侦测讯号之指令侦测电路,其进一步包含根 据侦测讯号来设定对应于第一读取或写入指令之 CAS延迟之步骤。69.如申请专利范围第68项之方法, 其中记忆体装置包括多个字线,其至少之一系由第 一位址选择,以及一预先决定时间侦测电路,其系 用以在从取得第一位址经过一预先决定的时间之 后产生用以取得i位元增量位址之取得讯号,其进 一步包含根据来自指令侦测电路或来自预先决定 时间侦测电路之侦测讯号来致能至少一字线的步 骤。 71.如申请专利范围第69项之方法,其中记忆体装置 包括多个感测放大器,其之至少之一系由第二位址 所选择,其进一步包含根据来自指令侦测电路之侦 测讯号或来自预先决定时间侦测电路之取得讯号 致能至少一感测放大器之步骤。 72.一种用以改变一记忆体装置之逻辑位址映射之 内部控制方法,该记忆体阵列包括多个根据一第一 位址和一第二位址配置的记忆体晶胞,该第一位址 和第二位址系根据多个位址讯号产生,该逻辑位址 映射根据第一位址和第二位址定义,并指出记忆体 阵列之逻辑形状,该方法含下列步骤: 接收多个位址讯号; 接收用以改变逻辑位址映射之存取资讯;以及 根据存取资讯使外部位址至少一部份变成无效。 73.如申请专利范围第71项之方法,其进一步包含根 据由一控制讯号所造成之逻辑位址映射上的改变 来产生一位址结构选择讯号之步骤,该控制讯号包 括存取资讯或多个控制讯号之组合,其中该无效步 骤根据位址结构选择讯号使得外部位址至少一部 份变成无效。 74.一种用于结合记忆体装置之系统,该系统包含: 一控制装置,其连接至记忆体装置并供应记忆体装 置以时时的存取资讯, 该记忆体装置包括: 一记忆体阵列,其包括多个根据第一位址和第二位 址配置成阵列型态之记忆体晶胞,该等位址定义一 指出记忆体阵列之逻辑形状之逻辑位址映射, 多个位址输入端点以接收一外部位址以产生第一 位址或第二位址,以及 一位址控制电路,其连接至多个位址输入端点以及 记忆体阵列,以根据外部位址产生第一位址并根据 存取资讯来改变记忆体阵列之逻辑位址映射, 藉此,位址控制电路根据逻辑位址映射之改变,在 产生第一位址之后,产生一预先决定之位元数的增 量位址。 74.如申请专利范围第73项之系统,其中该控制装置 以来自位址资料之码资讯或来自一控制讯号之码 资讯之方法供应存取资讯。 75.如申请专利范围第73项之系统,其中该控制装置 与提供外部位址同时或在其之前供应存取资讯。 76.一种在一包括记忆体装置之系统中的记忆体装 置和一操作地耦合至记忆体装置并供应时刻存取 资讯给记忆体装置之控制装置之控制方法,该记忆 体装置包括一记忆体阵列,其包括多个根据第一位 址和第二位址配置之记忆体晶胞,该位址定义一指 出记忆体阵列之逻辑形状之逻辑位址映射,该方法 包含下列步骤: 使得控制装置根据时刻存取资讯来改变记忆体阵 列之逻辑位址映射;以及 根据逻辑位址映射之改变在产生第一位址之后产 生一预先决定的位元数之增量位址。 77.一种记忆体装置,其包含: 一记忆体阵列,其包括多个根据第一位址和第二位 址配置之记忆体晶胞,该位址定义一指出记忆体阵 列之逻辑形状之逻辑位址映射; 多个位址输入端点以接收多个位址讯号来产生第 一位址或第二位址; 一存取资讯接收电路以接收存取资讯来改变逻辑 位址映射;以及 一位址控制单元,其操作地耦合至多个位址输入端 点以及存取资讯电路,用以根据一要从多个位址输 入端点至少之一供应的位址改变讯号来改变第一 位址之深度和第二位址之深度至少之一,以回应存 取资讯。 78.如申请专利范围第77项之记忆体装置,其进一步 包含: 多个主字线,其至少之一系由第一位址加以选择; 多组次字线,其系分别操作地耦合至主字线,且其 之一系由位址改变讯号来加以选择;以及 多个与多组次字线相关提供的感测放大器, 其此,在多组次字线之一被加以选择时,位址控制 单元致能所选择的次字线组以及多个与所选次字 线组相关的感测放大器。 79.一种记忆体装置,其包含: 一记忆体阵列,其包括多个根据第一位址和第二位 址配置之记忆体晶胞,该位址定义一指出记忆体阵 列之逻辑形状之逻辑位址映射; 多个位址输入端点,其系用以接收多个位址讯号以 产生第一位址或第二位址; 一存取资讯接收电路,其系用以接收存取资讯,以 改变逻辑位址映射;以及 一位址控制单元,其系操作地耦合至多个位址输入 端点以及存取改变端点,以根据位址改变讯号来改 变第一位址之深度以及第二位址之深度至少之一, 以回应存取资讯。 80.如申请专利范围第79项之记忆体装置,其进一步 包含: 多条主字线,其至少之一系由第一位址加以选择; 多组次字线,其系分别操作地耦合至主字线,且其 之一系由位址改变讯号加以选择;以及 多个与多组次字线相关提供的感测放大器, 藉此,当选择了多组次字线之一时,位址控制单元 致能所选的次字线组以及多个与所选次字线组相 关之感测放大器。 81.如申请专利范围第80项之记忆体装置,其中位址 控制单元同时接收位址改变讯号以及第一位址。 图式简单说明: 第1图为一根据本发明之第一实施例之一记忆体装 置之示意方块图; 第2图为一与选择第1图之记忆体装置之位址结构 有关的电路之示意方块图; 第3图为一包括第1图之记忆体装置之记忆体系统 之方块图; 第4图为一适于做Y位址优先操作之位址结构之示 范性图形; 第5图为一适于做X位址优先操作之位址结构之示 范性图形; 第6A和6B图为随着位址结构与存取顺序改变之消耗 电流之示范图形; 第7和8图为一位址映射之示范图形; 第9图为一与选择第1图之记忆体装置之位址结构 相关之修改电路之示意方块图; 第10图为一根据本发明之第二实施例之记忆体装 置之示意方块图; 第11图为一说明10中之记忆体装置之操作之时序图 ; 第12图为一第10图中之记忆体装置之位址产生电路 之示意方块图; 第13图为一根据本发明之第三实施例之记忆体装 置之示意方块图; 第14图为一说明第13图中之记忆体装置之操作之时 序图; 第15图为在上文中所说明的记忆体装置之不同实 施例之示意方块图; 第16图为一第15图之记忆体装置之位址产生电路之 示意方块图; 第17图为一说明根据本发明之第四实施例之非同 步记忆体装置之操作之时序图; 第18图为一说明一完整非同步记忆体装置之操作 之时序图; 第19图为一说明一模式设定循环之波形图; 第20图为一非同步记忆体装置之指令之示范图形; 第21图为一说明一模式设定循环之波形图; 第22A,22B和23图为一规划模式设定电路之操作波形 图; 第24A和24B图为一同步进入讯号产生电路之操作波 形图; 第25图为一模式设定位址缓冲器之操作波形图; 第26图为一模式设定位址闩锁之操作波形图; 第27图为一模式设定解码器之操作波形图; 第28图为一根据本发明之第五实施例之记忆体装 置之示意方块图; 第29图为一在第28图中之记忆体装置之一DRAM核心 之示意结构图; 第30图为一说明第五实施例之记忆体装置之控制 方法之示意方块图; 第31图为一说明传统记忆体装置之控制方法之示 意方块图; 第32图为一说明第28图中之记忆体装置之内部操作 之波形图; 第33图为一说明传统记忆体装置之内部操作之波 形图; 第34图为一说明当改变一页面长度时传统记忆体 装置之内部操作之波形图; 第35图为一说明第28图中之记忆体装置之存取;控 制之方块图; 第36和37图为显示第35图中之结构之特定范例之示 意电路图; 第38图为一说明第36和37图中之结构之内部操作之 波形图; 第39图为一说明传统存取控制之示意方块图; 第40图为一说明根据第28图中之记忆体装置之页面 长度之存取控制之示意方块图; 第41图为一说明一致能第28图中之记忆体装置之电 路的控制方法之示意方块图; 第42图为一说明传统致能电路之控制方法之示意 方块图; 第43至45图为说明第28图中之记忆体装置之其他控 制方法之示意方块图; 第46图为一显示第35图中之电路的其他结构之方块 图; 第47和48图为显示第46图中之结构之特定范例之方 块图; 第49图为一说明根据页面长度之存取控制之方块 图; 第50图为一说明根据本发明之第六实施例之记忆 体装置之内部操作之波形图; 第51图为一说明第50图中之记忆体装置之CAS延迟之 控制方法之方块图; 第52图为一说明根据本发明之第七实施例之记忆 体装置之存取控制之方块图; 第53图为一根据第七实施例之记忆体装置中之预 先决定时间的侦测电路之示意电路图; 第54图为一说明第53图中之记忆体装置之内部操作 之皮形图;以及 第55图为一说明根据本发明之第八实施例之记忆 体装置之内部操作之波形图。 |
