| 主权项 |
1.一种可微缩化叠堆闸快闪记忆细胞元结构,至少 包含: 一种第一导电型的一个半导体基板; 一个可微缩化闸区形成于该半导体基板之上,其中 上述之可微缩化闸区系位于一个共源区及一个共 汲区之间; 一个积体化漂浮闸岛至少包含一个可微缩化主漂 浮闸岛藉由形成于该共汲区之一个侧边墙之上的 一个第一侧边墙介电垫层来定义形成于该可微缩 化闸区之内的一个穿透介电层的一部份表面之上 及两个延伸漂浮闸垫层岛形成于该可微缩化主漂 浮闸岛的侧边墙之上且位于该共源及汲区之侧边 部份; 一个共源扩散区以一个自动对准的方式藉由布植 掺杂质于该共源区之内的该半导体基板的一个表 面部份来形成; 一个共汲扩散区以一个自动对准的方式藉由布植 掺杂质于该共汲区之内的该半导体基板的一个表 面部份来形成; 一个金属字线连同一个平面化控制闸导电层置于 一个闸间介电层之上再形成于该积体化漂浮闸岛 之上,其中上述之金属字线、该平面化控制闸导电 层、该闸间介电层及该积体化漂浮闸岛系同时藉 由一个罩幕光阻步骤来成形;以及 两个细胞元隔离区形成于该金属字线之外且位于 该共源区及共汲区之间的该半导体基板之表面部 份。2.如申请专利范围第1项所述之可微缩化叠堆 闸快闪记忆细胞元结构,其中上述之共源/汲区进 一步至少包含该穿透介电层的一部份形成于该共 源/汲扩散区之上、一个回蚀第二/第一平面化氧 化物层形成于该穿透介电层的一部份表面之上及 该延伸漂浮闸垫层岛形成该回蚀第二/第一平面化 氧化物层的一部份表面之上。3.如申请专利范围 第1项所述之可微缩化叠堆闸快闪记忆细胞元结构 ,其中上述之共汲区进一步至少包含一对回蚀第二 侧边墙介电垫层置于该穿透介电层的一部份表面 之上再形成于该共汲扩散区的一部份表面之上、 一个回蚀第一平面化场氧化物层形成于该回蚀第 二侧边墙介电垫层之间且形成于一个浅凹槽之上 来分离该共汲扩散区成一对埋层汲扩散区以及一 对该延伸漂浮闸垫层岛形成于该对回蚀第二侧边 墙介电垫层及该回蚀第一平面化场氧化物层的一 部份表面之上而该共源区进一步至少包含该穿透 介电层的一部份形成于该共源扩散区之上、一个 回蚀第二平面化氧化物层形成于该穿透介电层的 一部份表面之上以及一对该延伸漂浮闸岛形成于 该回蚀第二平面化氧化物层的一部份表面之上。4 .如申请专利范围第1项所述之可微缩化叠堆闸快 闪记忆细胞元结构,其中上述之共源/汲区进一步 包含一对回蚀第三/第二侧边墙介电垫层置于该穿 透介电层的一部份表面之上再形成于该共源/汲扩 散区的一部份表面之上、一个回蚀第二/第一平面 化场氧化物层形成于该对回蚀第二/一侧边墙介电 垫层之间且形成于一个浅凹槽之上来分离该共源/ 汲扩散区成一对埋层源/汲扩散区以及一对该延伸 漂浮闸垫层岛形成于该对回蚀第三/第二侧边墙介 电垫层及该回蚀第二/第一平面化场氧化物层的一 部份表面之上。5.如申请专利范围第1项所述之可 微缩化叠堆闸快闪记忆细胞元结构,其中上述之细 胞元隔离区至少包含该第一导电型的一个隔离离 子布植区或一个浅凹槽隔离(STI)区。6.如申请专利 范围第1项所述之可微缩化叠堆闸快闪记忆细胞元 结构,其中上述之共源扩散区至少包含一种第二导 电型的一个高掺杂扩散区或一种第二导电型的一 个高掺杂扩散区形成于该第二导电型的一个淡掺 杂扩散区之内。7.如申请专利范围第1项所述之可 微缩化叠堆闸快闪记忆细胞元结构,其中上述之共 汲扩散区至少包含一种第二导电型的一个高掺杂 扩散区、一种第二导电型的一个高掺杂扩散区形 成于该第二导电型的一个淡掺杂扩散区之内或一 种第二导电型的一个高掺杂扩散区形成于该第一 导电型的一个中度掺杂(moderatly-doped)扩散区之内 。8.如申请专利范围第1项所述之可微缩化叠堆闸 快闪记忆细胞元结构,其中上述之金属字线至少包 含一个铜(Cu)、铝(Al)、钨(W)层形成于一个障碍金 属层之上而该平面化控制闸导电层至少包含一个 掺杂复晶矽或掺杂非晶矽层。9.如申请专利范围 第1项所述之可微缩化叠堆闸快闪记忆细胞元结构 ,其中上述之闸间介电层至少包含一个二氧化矽一 氮化矽一二氧化矽(ONO)层、一个氮化矽一二氧化 矽(NO)层、一个热复晶矽氧化物层或一个氮化热复 晶矽氧化物层而该积体化漂浮闸岛至少包含掺杂 复晶矽或掺杂非晶矽。10.一种无接点快闪记忆阵 列,至少包含: 一种第一导电型的一个半导体基板; 复数可微缩化闸区形成于该半导体基板之上,其中 上述之复数可微缩化闸区的每一个形成于一个共 源区及一个共汲区之间且藉由形成于该共汲区的 一个侧边墙之上的一个第一侧边墙介电垫层来定 义至少包含复数可微缩化主漂浮闸岛交变地形成 于一个穿透介电层的一部份表面之上; 一种第二导电型的一个共源扩散区以自动对准的 方式藉由布植掺杂质于该共源区的每一个之内的 该半导体基板之一个表面部份来形成,其中上述之 共源区进一步包含该穿透介电层的一部份形成于 该共源扩散区之上、一个回蚀第二平面化氧化物 层形成于该穿透介电层的一部份表面之上以及复 数偶对延伸漂浮闸垫层岛形成于相邻复数偶对可 微缩化主漂浮闸岛的侧边墙之上且置于该回蚀第 二平面化氧化物层的一部份表面之上; 一个共汲扩散区以一个自动对准的方式藉由布植 掺杂质于该共汲区的每一个之内的该半导体基板 之一个表面部份来形成,其中上述之共汲区进一步 包含复数偶对延伸漂浮闸垫层岛形成于相邻复数 偶对可微缩化主漂浮闸岛的侧边墙之上; 复数金属字线、复数平面化控制闸导电层、复数 闸间介电层置于复数积体化漂浮闸岛之上同时藉 由一个罩幕光阻步骤来成形且与该共源/汲区互为 垂直,其中上述之复数积体化漂浮闸岛的每一个至 少包含该可微缩化主漂浮闸岛与相邻两个延伸漂 浮闸垫层岛积体化连结;以及 复数细胞元隔离区形成于该复数金属字线及该共 源/汲区之外的该半导体基板的表面部份。11.如申 请专利范围第10项所述之无接点快闪记忆阵列,其 中上述之共汲扩散区至少包含一个高掺杂扩散区 或一个高掺杂扩散区形成于一个淡掺杂扩散区之 内。12.如申请专利范围第10项所述之无接点快闪 记忆阵列,其中上述之共汲扩散区至少包含该第二 导电型的一个高掺杂扩散区或该第二导电型的一 个高掺杂扩散区形成于该第一导电型的一个中度 掺杂扩散区之内而该共汲区进一步至少包含该穿 透介电层的一部份形成于该共汲扩散区之上、一 个回蚀第一平面化氧化物层形成于该穿透介电层 的一部份表面之上以及该复数偶对延伸漂浮闸垫 层岛交变地形成于该回蚀第一平面化氧化物层的 一部份表面之上。13.如申请专利范围第10项所述 之无接点快闪记忆阵列,其中上述之共汲区至少包 含该第二导电型的一个高掺杂扩散区、该第二导 电型的一个高掺杂扩散区形成于该第二导电型的 一个淡掺杂扩散区之内或该第二导电型的一个高 掺杂扩散区形成于该第一导电型的一个中度掺杂 扩散区之内而该共汲区进一步包含一对回蚀第二 侧边墙介电垫层形成于相邻可微缩化闸区的侧边 墙之上且置于该穿透介电层的一部份表面之上、 一个回蚀第一平面化场氧化物层形成于该对回蚀 第二侧边墙介电垫层之间且形成于一个浅凹槽之 上来分离该共汲扩散区成一对埋层汲扩散位元线 以及该复数偶对延伸漂浮闸垫层岛交变地形成于 该对回蚀第二侧边墙介电垫层及该回蚀第一平面 化场氧化物层的一部份表面之上。14.如申请专利 范围第10项所述之无接点快闪记忆阵列,其中上述 之复数细胞元隔离区的每一个至少包含该第一导 电型的一个隔离离子布植区或一个浅凹槽隔离(STI )区。15.如申请专利范围第10项所述之无接点快闪 记忆阵列,其中上述之复数金属字线的每一个至少 包含一个铜(Cu)、铝(A)或钨(W)层形成于一个障碍金 属层之上而该复数平面化控制闸导电层的每一个 至少包含一个掺杂复晶矽或掺杂非晶矽层。16.一 种无接点快闪记忆阵列,至少包含: 一种第一导电型的一个半导体基板; 复数可微缩化闸区形成于该半导体基板之上,其中 上述之复数可微缩化闸区的每一个形成于一个共 源区及一个共汲区之间且藉由形成于该共汲区之 一个侧边墙之上的一个第一侧边墙介电垫层来定 义至少包含复数可微缩化主漂浮闸岛交变地形成 于一个穿透介电层的一部份表面之上; 一种第二导电型的一个共源扩散区以一个自动对 准的方式布植掺杂质于该共源区的每一个之内的 该半导体基板之一个表面部份来形成; 一个共汲扩散区以一个自动对准的方式布植掺杂 质于该共汲区的每一个之内的该半导体基板之一 个表面部份来形成,其中上述之共汲区进一步包含 一对回蚀第二侧边墙介电垫层形成于该穿透介电 层的一部份表面之上、一个回蚀第二平面化场氧 化物层形成于该对回蚀第二侧边墙介电垫层之间 且形成于一个浅凹槽之上来分离该共汲扩散区成 一对埋层汲扩散位元线以及复数偶对延伸漂浮闸 垫层岛交变地形成于该对回蚀第二侧边墙介电垫 层及该回蚀第二平面化场氧化物层的一部份表面 之上; 复数金属字线、复数平面化控制闸导电层、复数 闸间介电层及复数积体化漂浮闸岛同时藉由一个 罩幕光阻的步骤来成形且与该共源/汲区互为垂直 ,其中上述之复数积体化漂浮闸岛的每一个至少包 含该可微缩化主漂浮闸岛与相邻两个延伸漂浮闸 垫层岛积体化连结;以及 复数细胞元隔离区形成于该复数金属字线及该共 源/汲区之外的该半导体基板之表面部份。17.如申 请专利范围第16项所述之无接点快闪记忆阵列,其 中上述之共汲扩散区至少包含该第二导电型的一 个高掺杂扩散区、该第二导电型的一个高掺杂扩 散区形成于该第二导电型的一个淡掺杂扩散区之 内或该第二导电型的一个高掺杂扩散区形成于该 第一导电型的一个中度掺杂扩散区之内。18.如申 请专利范围第16项所述之无接点快闪记忆阵列,其 中上述之共源区进一步至少包含该穿透介电层的 一部份形成于该共源扩散区之上、一个回蚀第二 平面化氧化物层形成于该穿透介电层的一部份表 面之上以及复数偶对延伸漂浮闸垫层岛形成于相 邻复数偶对可微缩化主漂浮闸岛的侧边墙之上且 置于该回蚀第二平面化氧化物层的一部份表面之 上而该共源扩散区至少包含一个高掺杂扩散区或 一个高掺杂扩散区形成于一个淡掺杂扩散区之内 。19.如申请专利范围第16项所述之无接点快闪记 忆阵列,其中上述之共源区进一步至少包含一对回 蚀第三侧边墙介电垫层形成于该穿透介电层的一 部份表面之上、一个回蚀第二平面化场氧化物层 形成于该对回蚀第三侧边墙介电垫层之间且形成 于一个浅凹槽之上来分离该共源扩散区成一对埋 层源扩散位元线以及复数偶对延伸漂浮闸垫层岛 交变地形成于该对回蚀第三侧边墙介电垫层及该 回蚀第二平面化场氧化物层的一部份表面之上而 该共源扩散区至少包含一个高掺杂扩散区或一个 高掺杂扩散区形成于一个淡掺杂扩散区之内。20. 如申请专利范围第16项所述之无接点快闪记忆阵 列,其中上述之复数细胞元隔离区的每一个至少包 含该第一导电型的一个隔离离子布植区或一个浅 凹槽隔离(STI)区。图式简单说明: 图一A至图一C显示一个传统非或型快闪记忆阵列 的简要图示,其中图一A显示一个简要顶视布建图; 图一B显示图一A所标示之沿着一个A-A'线的一个剖 面图;以及图一C显示图一A所标示之沿着一个B-B'线 的一个剖面图。 图二A至图二I揭示制造本发明之一种可微缩化叠 堆闸快闪记忆细胞元结构及其第一型无接点快闪 记忆阵列的制程步骤及其剖面图。 图三A至图三G揭示该可微缩化叠堆闸快闪记忆细 胞元结构及其第一型无接点快闪记忆阵列的简要 图示,其中图三A显示一个简要顶视布建图而图三A 所标示之沿着一个A-A'线的一个剖面图系显示于图 二I中;图三B显示图三A所标示之沿着一个B-B'线的 一个剖面图;图三C显示图三A所标示之沿着一个C-C' 线的一个剖面图;图三D显示图三A所标示之沿着一 个D-D'线的一个剖面图;图三E显示图三A所标示之沿 着一个E-E'线的一个剖面图;图三F显示图三A所标示 之沿着一个F-F'线的一个剖面图;以及图三G显示本 发明之该可微缩化叠堆闸快闪记忆细胞元结构及 其第一型无接点快闪记忆阵列的一个简要电路代 表图。 图四A至图四F揭示制造本发明之一种可微缩化叠 堆闸快闪记忆细胞元结构及其第二型无接点快闪 记忆阵列之接续图二B的制程步骤及其剖面图。 图五A至图五G揭示该可微缩化叠堆闸快闪记忆细 胞元结构及其第二型无接点快闪记忆阵列的简要 图示,其中图五A显示一个简要顶视布建图而图五A 所标示之沿着一个A-A'线的一个剖面图系显示于图 四F中;图五B显示图五A所标示之沿着一个B-B'线的 一个剖面图;图五C显示图五A所标示之沿着一个C-C' 线的一个剖面图;图五D显示图五A所标示之沿着一 个D-D'线的一个剖面图;图五E显示图五A所标示之沿 着一个E-E'线的一个剖面图;图五F显示图五A所标示 之沿着一个F-F'线的一个剖面图;以及图五G显示本 发明之该可微缩化叠堆闸快闪记忆细胞元结构及 其第二型无接点快闪记忆阵列的一个简要电路代 表图。 图六A至图六D揭示制造本发明之一种可微缩化叠 堆闸快闪记忆细胞元结构及其第三型无接点快闪 记忆阵列之接续图四C的制程步骤及其剖面图。 图七A至图七G揭示该可微缩化叠堆闸快闪记忆细 胞元结构及其第三型无接点快闪记忆阵列的简要 图示,其中图七A显示一个简要顶视布建图而图七A 所标示之沿着一个A-A'线的一个.剖面图系显示于 图六D中;图七B显示图七A所标示之沿着一个B-B'线 的一个剖面图;图七C显示图七A所标示之沿着一个C -C'线的一个剖面图;图七D显示图七A所标示之沿着 一个D-D'线的一个剖面图;图七E显示图七A所标示之 沿着一个E-E'线的一个剖面图;图七F显示图七A所标 示之沿着一个F-F'线的一个剖面图;以及图七G显示 本发明之该可微缩化叠堆闸快闪记忆细胞元结构 及其第三型无接点快闪记忆阵列的一个简要电路 代表图。 |
