| 摘要 |
一多处理器系统包含多个处理单位(CPU，CentralProcessingUnit)，藉着一个系统汇流排互相连接。每个CPU包含一个快取控制器，以和其快取沟通；和一个主记忆体控制器，以和其主记忆体沟通。在一个CPU中有一个快取未中，该快取控制器将对主记忆体的位址请求，经由该CPU主接发送到该主记忆体，作为一个推测性请求，而不存取该系统汇流排，并且发送该位址请求到该系统汇流排，以促进资料的一致性。该推测性请求被排队在该主记忆体控制器中，其再从一个特定的主记忆体位址取得推测性资料。该CPU监视该系统汇流排中请求主记忆体该特定的资料一个随后交易。若此请求该特定资料的随后交易是一个读取交易，其对应到一个推测性位址请求，该推测性请求被确定，且变为非推测性。另一方面，若请求此特定资料的此随后的交易是一个写入请求，则此推测性请求被请取消。 |
