| 发明名称 | 半导体器件及其制造方法 | ||
| 摘要 | 本发明提供半导体器件及其制造方法。本发明的目的是消除由多晶硅构成的浮栅电极的最终形成的形状的偏差以抑制非易失性半导体存储元件等的元件间的特性的偏差。其解决方案是在具有层叠了浮栅与控制栅的2层栅结构的非易失性存储元件的半导体器件的制造方法中，在硅衬底(101)上以层叠方式形成了隧道绝缘膜(102)和成为浮栅的多晶的硅层(103)后，对硅层(103)、隧道绝缘膜(102)和衬底(101)进行选择刻蚀以形成元件隔离用槽(106)，其次在元件隔离用槽(106)中露出的硅层(103)的侧壁面上形成氮化膜(108)，其次在元件隔离用槽(106)内填埋氧化膜(109)，然后在氧化膜(109)和硅层(103)上隔着电极间绝缘膜以层叠方式形成成为控制栅的导电膜，然后对导电膜、电极间绝缘膜和硅层(103)进行选择刻蚀以形成控制栅和浮栅。 | ||
| 申请公布号 | CN1505155A | 申请公布日期 | 2004.06.16 |
| 申请号 | CN200310115277.0 | 申请日期 | 2003.11.26 |
| 申请人 | 株式会社东芝 | 发明人 | 小泽良夫;稗田克彦;川崎敦子 |
| 分类号 | H01L27/105;H01L29/788;H01L21/8239;H01L21/336;H01L21/00 | 主分类号 | H01L27/105 |
| 代理机构 | 北京市中咨律师事务所 | 代理人 | 段承恩;陈海红 |
| 主权项 | 1.一种半导体器件，具有在半导体衬底上隔着隧道绝缘膜形成了浮栅电极并在其上隔着电极间绝缘膜形成了控制栅电极的2层栅结构的非易失性半导体存储元件，其特征在于：上述浮栅电极由多晶硅构成，在上述浮栅电极的侧壁面的至少一部分上形成有氮化膜。 | ||
| 地址 | 日本东京都 | ||