| 主权项 |
1.一种记忆装置,包括:一记忆体,具有一主记忆区,一备用记忆区,及一资讯区,上述资讯区系用以储存以错误校正编码方式所处理之主记忆区错误资讯,且上述资讯区及主记忆区系共用相同之位元线;一读取电路,耦接于上述记忆体,用以读取包括上述主记忆区错误资讯之资料;一错误校正码电路,耦接于上述读取电路,用以将上述主记忆区错误资讯以错误校正解码程序解码为主记忆区错误位址资讯;一暂存器,耦接于上述错误校正码电路,用以暂存上述主记忆区错误位址资讯;及一位址解码器,耦接于上述暂存器,用以接收一读写位址及上述主记忆区错误位址资讯,当上述读写位址与上述主记忆区错误位址资讯相同时,则以上述备用记忆区置换上述读写位址。2.如申请专利范围第1项所述之记忆装置,其中上述位址解码器更包括:一比较器,用以比较上述读写位址及上述主记忆区错误位址,当上述读写位址与上述主记忆区错误位址资讯相同时,则致能上述位址解码器而以上述备用记忆区置换上述读写位址。3.如申请专利范围第2项所述之记忆装置,其中上述资讯区为非挥发性记忆体。4.如申请专利范围第3项所述之记忆装置,其中上述暂存器为挥发性记忆体。5.一种记忆装置,包括:一记忆体,具有一主记忆区,一备用记忆区,及一资讯区,上述资讯区系用以储存以错误校正编码方式所处理之主记忆区错误资讯,且上述资讯区及主记忆区系共用相同之位元线;一读取电路,耦接于上述记忆体,用以读取包括上述主记忆区错误资讯之资料;一错误校正码电路,耦接于上述读取电路,用以将上述主记忆区错误资讯以错误校正解码程序解码为主记忆区错误位址资讯;一暂存器,耦接于上述错误校正码电路,用以暂存上述主记忆区错误位址资讯;一比较器,用以比较一读写位址及上述主记忆区错误位址资讯,当上述读写位址与上述主记忆区错误位址资讯相同时,输出一致能信号;及一位址解码器,耦接于上述比较器,根据上述致能信号而以上述备用记忆区置换上述读写位址。6.如申请专利范围第5项所述之记忆装置,其中上述资讯区为非挥发性记忆体。7.如申请专利范围第6项所述之记忆装置,其中上述暂存器为挥发性记忆体。图式简单说明:第1图系显示传统记忆装置之结构图。第2图系显示根据本发明实施例所述之结构图。 |
