| 主权项 |
1.一种半导体记忆胞修补所用熔丝套件重组方法,该方法至少包含:提供相等数量之行熔丝套件及列熔丝套件,每一行熔丝套件可用以驱动两行备用记忆胞,用以修补一至二正规行记忆胞之缺陷,每一列熔丝套件可用以驱动两列备用记忆胞,用以修补一至二正规行记忆胞之缺陷;测试正规记忆胞损坏情形,并计算需要多少之行备用记忆胞及列备用记忆胞才能完全修补;当所需之行备用记忆胞及列备用记忆胞总数和足以修补所有损坏之正规记忆胞时,以行熔丝套件驱动行备用记忆胞,以列熔丝套件驱动列备用记忆胞,以进行正规记忆胞修补;及当该列熔丝套件数量不足驱动所需之列备用记忆胞时,将多余之行熔丝套件进行转向以驱动列备用记忆胞,当该行熔丝套件数量不足驱动所需之行备用记忆胞时,将多余之列熔丝套件进行转向以驱动行备用记忆胞。2.如申请专利范围第1项之方法,其中上述之每一列熔丝套件至少包含一行列转向熔丝电路,当该行列转向熔丝电路之熔丝烧断时,将用以使该列熔丝套件转向以驱动行备用记忆胞。3.如申请专利范围第2项之方法,其中上述之列熔丝套件转向以驱动行备用记忆胞时,至少包含以下步骤:将该列熔丝套件之除该行列转向熔丝电路外的其他复数个熔丝电路的熔丝依据预定取代之行线(column line)二进制编码,烧断部分熔丝,以使该复数个熔丝电路产生相同之二进制编码,该二进制编码不包含最低位元;利用一行列选择电路,产生一行选择信号,及一互补之列选择信号;利用该行选择信号,及该列选择信号做为位元比较器之控制端,除了最低位元外,一一比较进行外部行位址线之二进制编码与熔丝信号之二进制编码之电压位准比较,当比较结果完全吻合时,产生一列中的信号RHIT;利用该中的信号RHIT做为一行列行列熔丝套件重组电路之输入端,将该预计行列转向之列熔丝套件转向以驱动一备用行线。4.如申请专利范围第3项之方法,其中上述之行列行列熔丝套件重组电路包含一行中的信号为输入端以驱动备用行线电路、一列中的信号转驱动备用行线电路及一隔离处理电路。5.如申请专利范围第1项之方法,其中上述之每一行熔丝套件至少包含一行列转向熔丝电路,当该行列转向熔丝电路之熔丝烧断时,将用以使该行熔丝套件转向以驱动列备用记忆胞。6.如申请专利范围第5项之方法,其中上述之行熔丝套件转向以驱动列备用记忆胞时,至少包含以下步骤:将该行熔丝套件之除该行列转向熔丝电路外的其他复数个熔丝电路的熔丝依据预定取代之字线(word line)二进制编码,烧断部分熔丝,以使该复数个熔丝电路产生相同之二进制编码,该二进制编码不包含最低位元;利用一行列选择电路,产生一行选择信号,及一互补之列选择信号;利用该行选择信号,及该列选择信号做为位元比较器之控制端,除了最低位元外,一一比较外部列位址线之二进制编码与熔丝信号之二进制编码之电压位准比较,当比较结果完全吻合时,产生一列中的信号CHIT;及利用该中的信号CHIT做为一行列行列熔丝套件重组电路之输入端,将该预计行列转向之列熔丝套件转向以驱动一备用字线。7.如申请专利范围第3项之方法,其中上述之行列行列熔丝套件重组电路包含一列中的信号为输入端以驱动备用字线电路、一行中的信号转驱动备用字线电路及一隔离处理电路。8.一种半导体记忆胞修补电路,该修补电路至少包含:复数个列熔丝套件及复数个行熔丝套件,该每一列熔丝套件包含一行列转向熔丝电路及复数个对应于外部列位址线之不含最低位元之熔丝电路,用以产生对应于损坏之正规列记忆胞字线或行线所在位置,不含最低位元之二进制编码,该每一行熔丝套件也包含一行列转向熔丝电路及复数个对应于外部行位址线之不含最低位元之熔丝电路,用以产生对应于损坏之正规别记忆胞行线或行线所在位置,不含最低位元之二进制编码;一提供列熔丝套件之中的信号产生电路,包含:第一型行列选择电路,用以产生一行选择信号及列选择信号,复数个第一型位元比较电路,当列选择信号系1的电压位准,该每一个第一型位元比较电路用以对外部列位址线位置之一位元与对应于该位元位置之列熔丝电路产生的讯号进行位元吻合比较,当行选择信号系1的电压位准,该每一个第一型位元比较电路用以对外部行位址线位置之一位元与对应于该位元位置之该列熔丝电路产生的讯号进行位元吻合比较,及一第一型比较结果总合电路,用以判断该复数个第一型位元比较电路之结果是否一一吻合;一提供行熔丝套件之中的信号产生电路,包含:第二型行列选择电路,用以产生一行选择信号及列选择信号,复数个第二型位元比较电路,当列选择信号系1的电压位准,该每一个第二型位元比较电路用以对外部列位址线位置之一位元与对应于该位元位置之行熔丝电路产生的讯号进行位元吻合比较,当行选择信号系1的电压位准,该每一个第一型位元比较电路用以对外部行位址线位置之一位元与对应于该位元位置之该行熔丝电路产生的讯号进行位元吻合比较,及一第二型比较结果总合电路,用以判断该复数个第二型位元比较电路之结果是否一一吻合;一解码器,依据该外部行位址线与该外部列位址线之个数各i个,解码以产生产生2i个列因子及2i个行因子;复数个列熔丝套件驱动备用字线驱动电路;复数个行熔丝套件转驱动备用字线驱动电路,该每一列熔丝套件驱动备用字线驱动电路与每一行熔丝套件转驱动备用字线驱动电路之间包含一第一型隔离&桥梁两用电路,当该隔离&桥梁两用电路系桥梁功能时得以提供一列熔丝套件或一行熔丝套件同时驱动两备用字线,当该第一型隔离&桥梁两用电路系隔离功能时由该列熔丝套件驱动备用字线或由行熔丝套件转驱动备用字线;复数个行熔丝套件驱动备用行线驱动电路;复数个列熔丝套件转驱动备用行线驱动电路,该每一行熔丝套件驱动备用行线驱动电路与每一列熔丝套件转驱动备用行线驱动电路之间包含一第二型隔离&桥梁两用电路,当该隔离&桥梁两用电路系桥梁功能时得以提供一列熔丝套件或一行熔丝套件同时驱动两备用行线,当该第二型隔离&桥梁两用电路系隔离功能时由该行熔丝套件驱动一备用行线或由该列熔丝套件转驱动一备用行线。9.如申请专利范围第8项之半导体记亿胞修补电路,其中上述之行列转向熔丝电路由一熔丝、一源极接地之电晶体及二个反相器所组成,该熔丝连接于一电源与该电晶体汲极之间,该其中之一反相器连接于该电晶体闸极与汲极之间,其余之一反相器输入端与该电晶体闸极连接,输出端则馈入该第一型行列选择电路或该第二型行列选择电路之输入端。10.如申请专利范围第8项之半导体记忆胞修补电路,其中上述之第一型行列选择电路,系由二个互相串接之反相器组成,其中第一个反相器输出端产生一行选择信号及第二个反相器输出端产生列选择信号。11.如申请专利范围第8项之半导体记忆胞修补电路,其中上述之第一型位元比较电路系由两个双端控制转移闸以p型电晶体和n型电晶体互相串接所组成之互补式转移闸及一互斥或闸所组成,该两个双端控制转移闸分别以一该欲被置换之字线或行线之二进位编码的一位元为输入端,而以该行选择信号及该列选择信号为控制端,输出端则鐀人该互斥或闸之一输入端,该互斥或闸之另一输入端则由该列熔丝套件之一熔丝电路输出端鐀入。12.如申请专利范围第8项之半导体记忆胞修补电路,其中上述之第一型比较结果总合电路系将该复数个第一型位元比较电路之输出,做一NOR的逻辑运算,其结果再与该熔丝套件允用信号做AND的逻辑运算。13.申请专利范围第8项之半导体记忆胞修补电路,其中上述之第二型行列选择电路,系由二个互相串接之反相器组成,其中第一个反相器输出端产生一列选择信号及第二个反相器输出端产生行选择信号。14.如申请专利范围第8项之半导体记忆胞修补电路,其中上述之第二型位元比较电路与该第一型位元比较电路相同。15.如申请专利范围第8项之半导体记忆胞修补电路,其中上述之第二型比较结果总合电路与该第一型比较结果总合电路相同。16.如申请专利范围第8页之半导体记忆胞修补电路,其中上述之列熔丝套件驱动备用字线驱动电路包含一单端控制转移闸、一源极接地之电晶体、一双端输入AND闸,其中该单端控制转移闸之输入信号系由该第一型比较结果总合电路之输出结果馈入,输出端则鐀入该双端输入AND闸之一输入端,该双端输入AND闸之另一输入端由该解码器所解码之一列因子馈入,该单端控制转移闸之控制端为该列熔丝套件之行列转向熔丝电路之输出信号控制,该电晶体之闸极由该列熔丝套件之行列转向熔丝电路之输出信号补数控制。17.如申请专利范围第8项之半导体记忆胞修补电路,其中上述之行熔丝套件转驱动备用字线驱动电路包含一单端控制转移闸、一源极接地之电晶体、一双端输入AND闸,其中该单端控制转移闸之输入信号系由该第二型比较结果总合电路之输出结果馈入,输出端则鐀入该双端输入AND闸之一输入端,该双端输入AND闸之另一输入端由该解码器所解码之一列因子馈入,该单端控制转移闸之控制端为该行熔丝套件之行列转向熔丝电路之输出信号补数控制,该电晶体之闸极由该欲转用之列备用记忆胞所控制之列熔丝套件之行列转向熔丝电路之输出信号补数控制。18.如申请专利范围第8项之半导体记忆胞修补电路,其中上述之行熔丝套件驱动备用行线驱动电路包含一单端控制转移闸、一源极接地之电晶体、一双端输入AND闸,其中该单端控制转移闸之输入信号系由该第二型比较结果总合电路之输出结果馈入,输出端则鐀入该双端输入AND闸之一输入端,该双端输入AND闸之另一输入端由该解码器所解码之一行因子馈入,该单端控制转移闸之控制端为该行熔丝套件之行列转向熔丝电路之输出信号控制,该电晶体之闸极由该行熔丝套件之行列转向熔丝电路之输出信号补数控制。19.如申请专利范围第8项之半导体记忆胞修补电路,其中上述之列熔丝套件转驱动备用行线驱动电路包含一单端控制转移闸、一源极接地之电晶体、一双端输入AND闸,其中该单端控制转移闸之输入信号系由该第一型比较结果总合电路之输出结果馈入,输出端则鐀入该双端输入AND闸之一输入端,该双端输入AND闸之另一输入端由该解码器所解码之一行因子馈入,该单端控制转移闸之控制端为该列熔丝套件之行列转向熔丝电路之输出信号补数控制,该电晶体之闸极由该欲转用之行备用记忆胞所控制之行熔丝套件之行列转向熔丝电路之输出信号补数控制。20.如申请专利范围第8项之半导体记忆胞修补电路,其中上述之第一型隔离&桥梁两用电路系一单端控制转移闸连接于该列熔丝套件驱动备用字线驱动电路之电晶体汲极端与该行熔丝套件转驱动备用字线驱动电路之电晶体汲极端之间,并以该列熔丝套件之行列转向熔丝电路之输出信号及该行熔丝套件之行列转向熔丝电路之输出信号之AND逻辑运算结果为控制信号。21.如申请专利范围第8项之半导体记忆胞修补电路,其中上述之第二型隔离&桥梁两用电路系一单端控制转移闸连接于该行熔丝套件驱动备用行线驱动电路之电晶体汲极端与该列熔丝套件转驱动备用行线驱动电路之电晶体汲极端之间,并以该行熔丝套件之行列转向熔丝电路之输出信号及该列熔丝套件之行列转向熔丝电路之输出信号之AND逻辑运算结果为控制信号。图式简单说明:图一显示传统正规记忆胞、备用记忆胞、解码器及熔丝套件的相对位置关系示意图。图二显示传统熔丝套件驱动行备用记忆胞及驱动列备用记忆胞的示意图。图三显示传统熔丝套件包含复数个熔丝电路的示意图。图四显示传统正规记忆胞缺陷发生于三字线的一实例(不含相邻两条字线),但由于只有两组列熔丝套件,因此,并不能修补,除非能借用一组纵列熔丝套件的示意图。图五显示依据本发明方法设计之熔丝套件之熔丝电路比传统多一个熔丝电路,用以产生转向与否判定信号,及一个允许使用熔丝套件的熔丝电路。图六显示依据本发明方法设计之列熔丝套件之中的信号产生电路。图七显示依据本发明方法设计之行熔丝套件之中的信号产生电路。图八显示依据本发明方法设计之一解码器电路可以产生列因子,及行因子。图九显示依据本发明方法设计之熔丝套件行列熔丝套件重组电路。 |
