| 主权项 |
1.一种电脑系统,包含:处理器;系统记忆体;耦合到该处理器且包含复数个快取线储存位置之快取记忆体;耦合而接收第一要求之快取记忆体控制器,其中该快取记忆体控制器之组态设定成:回应该第一要求,而以推测方式使第一快取线储存位置中之第一快取线无效;且其中回应以推测方式使该第一快取线无效,该快取记忆体控制器之组态进一步设定成:在该第一快取线的使无效作业变成非推测式之前,禁止修改该第一快取线储存位置;以及错误侦测单元,该错误侦测单元之组态设定成执行对应于该第一要求的至少一个检查,其中如果执行了该检查,且并未侦测到任何错误,则该第一快取线的该使无效作业变成了非推测式。2.如申请专利范围第1项之电脑系统,其中该快取记忆体控制器之组态设定成:切换与该第一快取线相关联的有效位元,而以推测方式使该第一快取线无效。3.如申请专利范围第2项之电脑系统,其中如果执行了该检查,且并未侦测到错误,则该快取记忆体控制器之组态进一步设定成:切换与该第一快取线相关联的该有效位元,而撤销该推测式执行。4.如申请专利范围第1项之电脑系统,其中该快取记忆体控制器之组态进一步设定成:在该第一快取线的该使无效作业变成非推测式之前,不接受相依于该第一快取线的状态或资料之要求。5.如申请专利范围第1项之电脑系统,其中该快取记忆体控制器之组态设定成:在该第一快取线的该使无效作业变成非推测式之前,不接受基于每一额外要求系相依于或修改了在推测方式下失效的该第一快取线的这类之额外要求。6.如申请专利范围第1项之电脑系统,其中在该第一快取线的该使无效作业变成非推测式之前,该快取记忆体控制器之组态设定成不接受有下列情形的额外要求,这些情形包括:来自较高阶快取记忆体的命中该第一快取线之填入要求;对该第一快取线之探测或状态改变要求;或来自选择该第一快取线以供取代的该较高阶快取记忆体之复制回要求。7.如申请专利范围第1项之电脑系统,其中该快取记忆体控制器之组态设定成:在该第一快取线的该使无效作业变成非推测式之前,不接受与该第一快取线的第一标记的一部分相符之额外要求。8.如申请专利范围第1项之电脑系统,其中作为该推测式的使无效作业之一部分,该快取记忆体控制器之组态进一步设定成:储存与该第一快取线相关联的推测式使无效作业取代前之状态,并以犹如已使该第一快取线无效之方式,更新推测式使无效作业取代后之状态。9.如申请专利范围第8项之电脑系统,其中若执行了该检查,且的确侦测到错误,则该快取记忆体控制器之组态进一步设定成还原所储存的该推测式使无效作业取代前之状态。10.如申请专利范围第1项之电脑系统,其中该快取记忆体控制器之组态进一步设定成:在该第一快取线的该使无效作业变成非推测式之后,接受会修改该第一快取线之额外要求。11.如申请专利范围第1项之电脑系统,其中该等至少一个检查包含顺序检查。12.如申请专利范围第1项之电脑系统,其中该等至少一个检查包含别名检查。13.如申请专利范围第1项之电脑系统,其中该等至少一个检查包含在知道所存取的快取线的状态之情形下是否有对所存取的该快取线进行存取之检查。14.如申请专利范围第1项之电脑系统,其中该快取记忆体包含内容独有式快取记忆体,且该第一要求是来自较高阶快取记忆体之填入要求,而相对于该较高阶快取记忆体,该快取记忆体是内容独有式。15.一种以推测方式使快取记忆体中的快取线无效之方法,该方法包含下列步骤:接受将造成使该快取记忆体中的该快取线无效之要求;开始用来决定该使无效作业是否错误之各项检查;回应该接受,而以推测方式使该快取线无效,其中以推测方式使无效之该步骤包含下列步骤:指示该快取线是无效的;以及在完成该等检查之前,保护该快取线不会受到后续的修改;回应决定该使无效作业是错误的该等检查中之一项检查,指示该快取线是有效的,而撤销该推测式的使无效作业。16.如申请专利范围第15项之方法,其中该推测式使无效步骤包含下列步骤:切换与该快取线相关联的有效位元。17.如申请专利范围第16项之方法,其中该撤销步骤包含下列步骤:切换与该快取线相关联的该有效位元。18.如申请专利范围第15项之方法,其中回应该接受之该保护步骤进一步包含下列步骤:在完成该等检查之前,不接受相依于在推测方式下失效之该快取线的资料或状态之额外要求。19.如申请专利范围第15项之方法,其中该保护步骤包含下列步骤:不接受与在推测方式下失效之该快取线的标记的第一部分相符之额外要求。20.如申请专利范围第15项之方法,其中该推测式使无效步骤进一步包含下列步骤:储存与该快取线相关联的推测式使无效作业取代前之状态资讯,并以犹如已使该第一快取线无效之方式,更新推测式使无效作业取代后之状态资讯。21.如申请专利范围第20项之方法,进一步包含下列步骤:回应决定该使无效作业是错误的该等检查中之一项检查,而还原所储存的该推测式使无效作业取代前之状态资讯。22.如申请专利范围第18项之方法,进一步包含下列步骤:在该等检查完成之后,停止该保护步骤。23.一种以推测方式使内容独有式快取记忆体中的第一快取线无效之方法,该方法可包含下列步骤:接受来自较高阶快取记忆体之填入要求;判定该填入要求是否命中该内容独有式快取记忆体;开始用来判定所发出的该填入要求是否错误之各项检查;回应该填入要求命中该内容独有式快取记忆体,而将该内容独有式快取记忆体的该第一快取线提供给该较高阶快取记忆体,而且如果尚未完成该等检查,则以推测方式使该内容独有式快取记忆体中之该第一快取线无效,其中推测方式使无效之该步骤包含下列步骤:指示该第一快取线是无效的;以及在完成该等检查之前,保护该第一快取线不会受到后续的修改;以及回应与该填入要求有关且决定了系错误地发出了该填入要求的该等检查中之一项检查,而撤销该第一快取线的该推测式的使无效作业。24.如申请专利范围第23项之方法,其中指示该第一快取线是无效的该步骤包含下列步骤:切换与该第一快取线相关联的有效位元。25.如申请专利范围第24项之方法,其中该撤销步骤包含下列步骤:切换与该第一快取线相关联的该有效位元。26.如申请专利范围第23项之方法,其中该推测式使无效步骤进一步包含下列步骤:在完成该等检查之前,不接受相依于该第一快取线的状态或资料之额外要求。27.如申请专利范围第23项之方法,其中该保护步骤包含下列步骤:不接受与在推测方式下失效之该快取线第一标记的第一部分相符之额外要求28.如申请专利范围第23项之方法,其中该保护步骤包含下列步骤:侦测到复制回将盖写在推测方式下失效之该快取线,且回应该侦测,而强制该复制回盖写不同的快取线。29.如申请专利范围第23项之方法,其中该推测式使无效步骤进一步包含下列步骤:储存与该快取线相关联的推测式使无效作业取代前之状态资讯,并以犹如已使该第一快取线无效之方式,更新推测式使无效作业取代后之状态资讯。30.如申请专利范围第29项之方法,进一步包含下列步骤:回应判定错误地发出了该填入要求的该等检查中之一项检查,而还原所储存的该推测式使无效作业取代前之状态资讯。31.一种快取记忆体子系统,包含:快取记忆体,该快取记忆体包含复数个快取线储存位置;以及耦合而接收第一要求之快取记忆体控制器,该快取记忆体控制器之组态设定成:回应接收到该第一要求,而以推测方式使第一快取线储存位置中之第一快取线无效;其中该快取记忆体控制器之组态进一步设定成:如果侦测到该推测式的使无效作业是错误的,则撤销该第一快取线之该推测式的使无效作业;其中侦测该推测式的使无效作业是否为错误的要耗用某一数目的时脉周期;以及推测式使无效控制器,该推测式使无效控制器之组态设定成:回应该快取记忆体控制器以推测方式使该第一快取线无效,而在该数目的时脉周期中,使该第一快取线不会修改;其中在该数目的时脉周期之后,该推测式的使无效作业变成非推测式。32.如申请专利范围第31项之快取记忆体子系统,其中该快取记忆体控制器之组态设定成:切换与该第一快取线相关联的有效位元,而以推测方式使该第一快取线无效。33.如申请专利范围第32项之快取记忆体子系统,其中该快取记忆体控制器之组态进一步设定成:切换与该第一快取线相关联的该有效位元,而撤销该推测式执行。34.如申请专利范围第31项之快取记忆体子系统,其中该推测式使无效控制器之组态进一步设定成:在数目的时脉周期中,使该快取记忆体控制器不接受会修改或相依于在推测方式下失效的该第一快取线之额外要求。35.如申请专利范围第34项之快取记忆体子系统,其中该推测式使无效控制器之组态设定成:回应该快取记忆体控制器以推测方式使该第一快取线无效,而将该第一快取线的标记之第一部分载入暂存器。36.如申请专利范围第35项之快取记忆体子系统,进一步包含比较器,该比较器之组态设定成:将该暂存器中储存的该标记之该第一部分与传送到该快取记忆体控制器的额外要求中之另一标记比较;其中该比较器之组态设定成:如果该等标记相符,则解除确认致能信号;其中该比较器之组态进一步设定成:将该致能信号提供给该快取记忆体控制器;以及其中该快取记忆体控制器之组态设定成:当解除确认该致能信号时,即不接受所接收的要求。37.如申请专利范围第34项之快取记忆体子系统,其中该推测式使无效控制器之组态进一步设定成:在该推测式的使无效作业变成非推测式之后,即不保护该第一快取线不会受到后续的修改。38.如申请专利范围第31项之快取记忆体子系统,其中作为该推测式的使无效作业之一部分,该快取记忆体控制器之组态进一步设定成:储存与该第一快取线相关联的推测式使无效作业取代前之状态,并以犹如已使该第一快取线无效之方式,更新推测式使无效作业取代后之状态。39.如申请专利范围第38项之快取记忆体子系统,其中回应接收到该第一快取线之该推测式的使无效作业是错误的指示,该快取记忆体控制器之组态进一步设定成:还原所储存的该推测式使无效作业取代前之状态。40.如申请专利范围第31项之快取记忆体子系统,其中该某一数目的时脉周期包含完成对发出该第一要求的事件进行别名检查所需之数目之时脉周期。41.如申请专利范围第31项之快取记忆体子系统,其中该快取记忆体控制器之组态进一步设定成:侦测到会盖写该第一快取线的后续要求,而保护该第一快取线,且回应该保护,而强制该后续要求盖写不同的快取线。图式简单说明:第1A图是用来示出一个实施例中的各内容蕴含式(inclusive)快取记忆体之间的关系之文氏图(Venndiagram)。第1B图是用来示出一个实施例中的各内容独有式(exclusive)快取记忆体间的关系之文氏图(Venn diagram)。第2图是快取记忆体子系统的实施例之方块图。第3图示出可配合诸如第2图所示的快取记忆体子系统使用的位址冲突侦测硬体之一个实施例。第4A图是示出在根据一个实施例的内容独有式快取记忆体中如何执行使无效作业之流程图。第4B图接续第4A图所示之流程图。第5图示出一种以推测方式使快取记忆体中的快取线无效的方法之一个实施例,且其中系与该快取记忆体是内容蕴含式、或内容独有式、或非以上两种的快取记忆体无关。第6图是电脑系统的一个实施例之方块图。第7图示出多节点处理系统之一个实施例。 |
