发明名称 |
半导体器件及其制造方法 |
摘要 |
提供即使微细化也不改变抗软错误性、同时保持抗软错误性和耐闭锁性、具有防止电路误动作的基片结构的半导体器件及其制造方法。在半导体表面形成的反常规P阱3的底部,形成低浓度杂质层2。该低浓度杂质层2在半导体基片和反常规P阱3之间形成势垒,在抑制因电子产生的软错误的同时,由于在电气上与半导体基片1和反常规P阱3导通,所以限制了用于电位固定的端子数,对半导体集成电路的微细化作出了贡献。 |
申请公布号 |
CN1501504A |
申请公布日期 |
2004.06.02 |
申请号 |
CN200310116375.6 |
申请日期 |
1997.08.22 |
申请人 |
三菱电机株式会社 |
发明人 |
山下朋弘;小森重树;犬石昌秀 |
分类号 |
H01L27/105;H01L27/092;H01L21/8234 |
主分类号 |
H01L27/105 |
代理机构 |
中国专利代理(香港)有限公司 |
代理人 |
张志醒 |
主权项 |
1.一种半导体器件,包括:一个第一导电型的半导体基片,它具有一个第一杂质浓度;一个所述第一导电型的第一杂质层,它具有一个带有杂质浓度峰值小于所述第一杂质浓度的第二杂质浓度,并且形成在所述半导体基片的一个主表面上;一个第二导电型的第二杂质层,它具有一个带有杂质浓度峰值小于所述第一杂质浓度的第三杂质浓度,与所述第一杂质层的下侧接触;和一个形成在所述第一杂质层上的MOS型晶体管,所述半导体器件还包括一个第二导电型的第三杂质层,它具有一个第四杂质浓度,并且和一个所述第一导电型的具有第五杂质浓度的第四杂质层相邻接,所述第三和所述第四杂质层形成在所述半导体基片的另一个主表面上,和一个CMOS晶体管,它形成在至少所述第三和所述第四杂质层上,用于控制所述MOS型晶体管。 |
地址 |
日本东京都 |