| 主权项 |
1.一种半导体元件,包含:数个记忆体电路;以及一测试电路用于测试该等数个记忆体电路,其中该测试电路包括:一测试段用于控制该等数个记忆体电路以实施一读取作业并产生预期値资料对应于由该等数个记忆体电路来之读取资料,以及数个比较/决定电路被连接于该测试段与该等数个记忆体电路且位于相邻于该等记忆体电路之处,用于比较该读取资料与该预期値资料、以及产生决定信号。2.如申请专利范围第1项所述之元件,其中该测试段产生一控制信号用于实施该读取作业,该控制信号在各别的延迟时间到达该等数个记忆体电路,且其中该测试段产生该预期値资料,使得该预期値资料在各别的延迟时间到达该等数个比较/决定电路。3.如申请专利范围第1项所述之元件,其中该等数个比较/决定电路就一段预设时间保存该等决定信号。4.如申请专利范围第1项所述之元件,其中该等数个比较/决定电路在测试前重置该等决定信号。5.如申请专利范围第4项所述之元件,其中当该读取资料与该预期値资料不相符时,该等数个比较/决定电路保存该决定信号。6.如申请专利范围第1项所述之元件,其中每一该等数个比较/决定电路选择性地在就一段预测时间保存该等决定信号与在当该读取资料及该预期値资料不相符时保存该决定信号间切换。7.一种半导体元件,包含:数个记忆体电路;一测试电路用于测试该等数个记忆体电路,其中该测试电路提供至少一控制信号至该等数个记忆体电路、由该等数个记忆体电路接收读取资料信号及比较该等读取资料信号与对应于该等读取资料信号之预期値资料;以及连接于该等数个记忆体电路与该测试电路间之数个信号修正电路,该等数个信号修正电路系用于延迟该至少一控制信号与该等读取资料信号中的至少一者,使得该等读取资料信号实际上同时地到达该测试电路。8.如申请专利范围第7项所述之元件,其中该等数个信号修正电路根据被供应至该等记忆体电路之该至少一控制信号的延迟时间之差异延迟该至少一控制信号与该等读取资料信号中之至少一者。9.如申请专利范围第7项所述之元件,其中每一该等数个信号修正电路包括:一储存电路用于储存有关该至少一控制信号之延迟时间的资讯;以及一延迟电路用于根据该资讯延迟该至少一控制信号。10.一种记录媒体,其上有描述一用于测试数个记忆体电路之测试电路的行为之硬体描述语言(HDL)资料被记录,该测试电路包括一测试段与一比较/决定电路,且该HDL资料包括:一第一资料区段描述用于控制该等数个记忆体电路以实施一读取作业并产生对应于由该等数个记忆体电路来之读取资料的预期値资料之测试段的行为,以及一第二资料区段描述用于比较该读取资料与该预期値资料并产生决定信号之比较/决定电路的行为,以及一第三资料区段描述一提供该等各别地相邻于对应记忆体电路之比较/决定电路之行为。11.如申请专利范围第10项所述之记录媒体,其中该测试段提供一比较时间信号至该等比较/决定电路,且其中该第二资料区段包括:一资料区段描述用于比较该读取资料与该预期値资料之比较器的行为,以及一资料区段描述用于在回应于该比较时间信号下闩住该等决定信号之闩电路的行为。12.如申请专利范围第10项所述之记录媒体,其中该第一资料区段包括一行为描述用于提供一比较时间信号与一重置信号至该等比较/决定电路,且其中该第二资料区段包括:一资料区段描述用于比较该读取资料与该预期値资料之比较器的行为,以及一资料区段描述用于在回应于该比较时间信号下闩住该等决定信号之闩电路的行为与一行为描述用于在回应于该重置信号下重置该等闩电路。13.如申请专利范围第10项所述之记录媒体,其中该第一资料区段包括一行为描述用于提供一比较时间信号至该等比较/决定电路,且其中该第二资料区段包括:一资料区段描述用于比较该读取资料与该预期値资料之比较器的行为,一资料区段描述用于在回应于该比较时间信号下闩住及更新该等决定信号之第一闩电路的行为,一资料区段描述用于在回应于该比较时间信号下闩住及保存该等决定信号之第二闩电路的行为,以及一资料区段描述用于在回应于一切换信号下在该等第一闩电路与该等第二闩电路间切换之切换电路的行为。14.一种记录媒体,其上有关描述一用于测试数个记忆体电路之测试电路的行为之硬体描述语言(HDL)资料被记录,该HDL资料包括:一第一资料区段描述用于提供至少一控制信号至该等数个记忆体电路、由该等数个记忆体电路接收读取资料信号及比较该等读取资料信号与对应于该等读取资料信号之预期値资料信之测试电路的行为;以及一第二资料区段描述用于延迟该至少一控制信号与该等读取资料信号中之至少一者,使得该等读取资料信号实质上同时地到达该测试电路之数个信号修正电路的行为。15.如申请专利范围第14项所述之记录媒体,其中该第二资料区段包括一第三资料区段用于描述根据被供应至该等记忆体电路之该至少一控制信号的延迟时间间之差异延迟该至少一控制信号与该等读取资料信号中之至少一者的行为。16.如申请专利范围第15项所述之记录媒体,其中该第二资料区段包括:一第四资料区段描述用于储存有关该至少一控制信号之延迟时间的资讯之储存电路的行为,以及一第五资料区段描述用于根据该资讯延迟该至少一控制信号之延迟电路的行为。17.一种记录媒体,其上有关用于测试数个记忆体电路之测试电路的格资料被记录,该格资料包括:一测试段之一第一格资料区段,用于控制该等数个记忆体电路以实施一读取作业并产生对应于由该等数个记忆体电路来之读取资料的预期値资料;一比较/决定电路之一第二格资料区段,用于比较该读取资料与该预期値资料并产生决定信号;以及一提供各别地相邻于该等对应记忆体电路之该等比较/决定电路之第三格资料区段。18.如申请专利范围第17项所述之记录媒体,其中该测试段提供一比较时间信号至该等比较/决定电路,且其中该第二格资料区段包括:比较器之一第三格资料区段,用于比较该读取资料与该预期値资料,以及闩电路之一第四格资料区段,用于在回应于该比较时间信号下闩住该等决定信号。19.如申请专利范围第17项所述之记录媒体,其中该第一格资料区段包括一行为描述用于提供一比较时间信号与一重置信号至该等比较/决定电路,且其中该第二格资料区段包括:比较器之一第三格资料区段,用于比较该读取资料与该预期値资料,以及闩电路之一第四格资料区段,用于在回应于该比较时间信号下闩住该等决定信号,且其中该第四格资料区段包括一行为描述用于在回应于该重置信号下重置该等决定信号。20.如申请专利范围第17项所述之记录媒体,其中该第一格资料区段包括一行为描述用于提供一比较时间信号至该等比较/决定电路,且其中该第二格资料区段包括:比较器之一第三格资料区段,用于比较该读取资料与该预期値资料,第一闩电路之一第四格资料区段,用于在回应于该比较时间信号下以预设的比较次数闩住及更新该等决定信号,第二闩电路之一第五格资料区段,用于在回应于该比较时间信号下闩住及保存该等决定信号,以及切换电路之一第六格资料区段,用于在回应于一切换信号下在该等第一闩电路与该等第二闩电路间切换。21.一种记录媒体,其上有关用于测试数个记忆体电路之测试电路的格资料被记录,该资料包括:该测试电路之一第一格资料区段,用于提供至少一控制信号至该等数个记忆体电路、由该等数个记忆体电路接收读取资料信号及比较该等读取资料信号与对应于该等读取资料信号之预期値资料信号;以及数个信号修正电路之一第二格资料区段,用于延迟该至少一控制信号与该等读取资料信号中之至少一者,使得该等读取资料信号实际上同时地到达该测试电路。22.如申请专利范围第21项所述之记录媒体,其中该第二格资料区段包括:一储存电路之一第三格资料区段,用于储存有关该至少一控制信号之延迟时间的资讯,以及一延迟电路之一第四格资料区段,用于根据该资讯延迟该至少一控制信号。23.如申请专利范围第7项所述之元件,其中该等数个信号修正电路根据该等读取资料信号之一延迟时间差异延迟该至少一控制信号与该等读取资料信号中之至少一者。24.如申请专利范围第7项所述之元件,其中该等数个记忆体电路包括一第一记忆体电路以及一第二记忆体电路,且其中该等数个信号修正电路根据介于该测试电路与该第一记忆体电路间之一第一延迟时间与介于该测试电路与该第二记忆体电路间之一第二延迟时间之间之一差异、延迟该至少一控制信号以及该等读取资料信号中之至少一者。25.如申请专利范围第7项所述之元件,其中该等数个记忆体电路包括一用于提供一第一读取资料信号之第一记忆体电路以及一用于提供一第二读取资料信号之第二记忆体电,该等数个信号修正电路包括一对应于该第一记忆体电路之第一信号修正电路以及一对应于该第二记忆体电路之第二信号修正电路,且其中该第二信号修正电路根据介于该测试电路与该第一记忆体电路间之一第一延迟时间延迟该至少一控制信号以及该第二读取信号,且该第一信号修正电路根据介于该测试电路与该第二记忆体电路间之一第二延迟时间延迟该至少一控制信号以及该第一读取信号。26.如申请专利范围第7项所述之元件,其中该至少一控制信号包括一时钟信号、一位址信号、以及一命令信号中之至少一者。27.如申请专利范围第14项所述之记录媒体,其中该第二资料区段更描述用以根据该等读取资料信号之一延迟时间差异、延迟该至少一控制信号与该等读取资料信号中之至少一者之该等数个信号修正电路的该行为。28.如申请专利范围第14项所述之记录媒体,其中该至少一控制信号包括一时钟信号、一位址信号、以及一命令信号中之至少一者。29.如申请专利范围第21项所述之记录媒体,于该第二格资料区段中,该等数个信号修正电路根据该等读取资料信号之一延迟时间差异、延迟该至少一控制信号以及该等读取资料信号中之至少一者。30.如申请专利范围第21项所述之记录媒体,其中该至少一控制信号包括一时钟信号、一位址信号、以及一命令信号中之至少一者。图式简单说明:第1图为第一惯用半导体装置之示意方块图;第2图为第二惯用半导体装置之示意方块图;第3图为第三惯用半导体装置之示意方块图;第4(a)至4(c)图为第3图之惯用半导体装置的时间图;第5图为依据本发明第一实施例之一半导体装置的示意方块图;第6图为第5图之半导体装置的示意平面图;第7图为第5图之一测试段的功能说明图;第8(a)至8(c)图为第5图之半导体装置的时间图;第9图为一半导体设计装置之示意图;第10(a)至10(c)图以示意形式说明一测试电路、一比较/决定电路与一记忆体电路之资料描述;第11图为一第一比较/决定电路之示意图;第12图为一第二比较/决定电路之示意图;第13图为一第三比较/决定电路之示意图;第14图为依据本发明第二实施例之半导体装置的示意方块图;第15图为第14图之半导体装置的比较/决定电路之示意图;第16(a)至16(c)图为第14图之半导体装置的时间图;第17图为依据本发明第三实施例之半导体装置的示意方块图;第18图为第17图之半导体装置的比较/决定电路之示意图;第19(a)至19(c)图为第17图之半导体装置的时间图;第20图为依据本发明第四实施例之半导体装置的示意方块图;第21图为第20图之半导体装置的比较/决定电路之示意图;第22图为依据本发明第五实施例之半导体装置的示意方块图;第23图为第22图之半导体装置的信号修正电路之示意图;以及第24(a)至24(c)图为第22图之半导体装置的时间图。 |
