| 主权项 |
1.一种半导体积体电路装置,系具备以各个闸极与 汲极被交叉连接之一对n通道型MISFET为构成要素之 记忆格的半导体积体电路装置,其特征在于: 上述一对之n通道型MISFET,系分别具有: (a)于矽基板上介由闸极绝缘膜形成,且由矽膜构成 之闸极; (b)形成于上述闸极之两侧之上述矽基板中的源极 及汲极区;及 (c)形成于上述闸极及上述源极区上的金属矽化物 层; 在上述汲极区上未被形成上述矽化物层。2.如申 请专利范围第1项之半导体积体电路装置,其中 上述汲极,系连接于电源电压部,源极系连接于接 地电压部。3.如申请专利范围第1项之半导体积体 电路装置,其中 上述一对之n通道型MISFET,系形成于被以元件分离 区分离之半导体区上, 上述半导体区,系被施加接地电压。4.如申请专利 范围第1项之半导体积体电路装置,其中 上述一对之n通道型MISFET,系形成于被以元件分离 区分离之半导体区上, 于上述半导体区,施加于上述源极区之电压,系介 由上述金属矽化物层被施加于其上。5.如申请专 利范围第1项之半导体积体电路装置,其中 上述半导体积体电路装置,系具有:用于形成上述 记忆格之第1区,及用于形成逻辑电路用之n通道型 MISFET及p通道型MISFET的第2区; 上述逻辑电路用之n通道型MISFET及p通道型MISFET,系 分别具有: (a)于矽基板上介由闸极绝缘膜形成,且由矽膜构成 之闸极; (b)形成于上述闸极之两侧之上述矽基板中的源极 及汲极区;及 (c)形成于上述闸极及上述源极、汲极区上的金属 矽化物层。6.一种半导体积体电路装置,系具有构 成要素为,由n通道型MISFET及p通道型MISFET所构成之 反相器,其各个输入部与输出部被交叉连接之一对 反相器之记忆格,其特征在于: 上述n通道型MISFET及p通道型MISFET,系分别具有: (a)于矽基板上介由闸极绝缘膜形成,且由矽膜构成 之闸极; (b)形成于上述闸极之两侧之上述矽基板中的源极 及汲极区;及 (c)形成于上述闸极及上述源极区上的金属矽化物 层; 在上述汲极区上未被形成上述金属矽化物层。7. 如申请专利范围第6项之半导体积体电路装置,其 中 上述p通道型MISFET之源极,系连接于电源电压部,上 述n通道型MISFET之源极,系连接于接地电压部。8.如 申请专利范围第6项之半导体积体电路装置,其中 驱动用n通道型MISFET及负荷用p通道型MISFET,系分别 形成于被以元件分离区分离之第1半导体区及第2 半导体区上, 上述第1半导体区,系被施加接地电压,上述第2半导 体区,系被施加电源电压。9.如申请专利范围第6项 之半导体积体电路装置,其中 上述驱动用n通道型MISFET及上述负荷用p通道型 MISFET,系分别形成于被以元件分离区分离之第1半 导体区及第2半导体区上, 于上述第1半导体区,施加于上述驱动用n通道型 MISFET之源极区的电压,系介由上述源极区上之金属 矽化物层被施加于其上, 于上述第2半导体区,施加于上述负荷用p通道型 MISFET之源极区的电压,系介由上述金属矽化物层被 施加于其上。10.一种半导体积体电路装置,系具有 构成要素为,由驱动用n通道型MISFET及负荷用p通道 型MISFET所构成之反相器,其各个输入部与输出部被 交叉连接之一对反相器;及连接于上述反相器之输 入部与输出部的一对传送用n通道型MISFET之记忆格 ,其特征在于: 上述一对传送用n通道型MISFET,系分别具有: (a)于矽基板上介由闸极绝缘膜形成,且由矽膜构成 之闸极; (b)形成于上述闸极之两侧之上述矽基板中的源极 及汲极区; (c)形成于上述闸极上的金属矽化物层;及 (d)形成于上述源极、汲极区之其中之一端之上的 金属矽化物层; 在上述源极、汲极区之其余之另一端上未被形成 上述金属矽化物层。11.如申请专利范围第10项之 半导体积体电路装置,其中 未连接于上述一对传送用n通道型MISFET之反相器的 端子,系分别连接于资料线对。12.如申请专利范围 第10项之半导体积体电路装置,其中 上述一对传送用n通道型MISFET,系分别形成于被以 元件分离区分离之半导体区上, 上述半导体区,系被施加接地电压。13.一种半导体 积体电路装置,系具有构成要素为,由驱动用n通道 型MISFET及负荷用p通道型MISFET所构成之反相器,其 各个输入部与输出部被交叉连接之一对反相器,及 连接于上述反相器之输入部与输出部的一对传送 用n通道型MISFET之记忆格,其特征在于: 上述一对传送用n通道型MISFET,系分别具有: (a)于矽基板上介由闸极绝缘膜形成,且由矽膜构成 之闸极; (b)形成于上述闸极之两侧之上述矽基板中的源极 及汲极区;及 (c)形成于上述闸极上的金属矽化物层; 在上述源极、汲极区上未被形成金属矽化物层。 14.如申请专利范围第13项之半导体积体电路装置, 其中 未连接于上述一对传送用n通道型MISFET之反相器的 端子,系分别连接于资料线对。15.如申请专利范围 第13项之半导体积体电路装置,其中 上述一对传送用n通道型MISFET,系分别形成于被以 元件分离区分离之半导体区上, 上述半导体区,系被施加接地电压。16.如申请专利 范围第13项之半导体积体电路装置,其中 上述半导体积体电路装置,系具有:用于形成上述 记忆格之第1区,及用于形成逻辑电路用之n通道型 MISFET及p通道型MISFET的第2区; 上述逻辑电路用之n通道型MISFET及p通道型MISFET,系 分别具有: (a)于矽基板上介由闸极绝缘膜形成,且由矽膜构成 之闸极; (b)形成于上述闸极之两侧之上述矽基板中的源极 及汲极区;及 (c)形成于上述闸极及上述源极、汲极区上的金属 矽化物层。17.一种半导体积体电路装置,系具有构 成要素为,由n通道型MISFET及p通道型MISFET所构成之 反相器,其各个输出入部被连接之一对反相器之记 忆格,其特征在于: 上述n通道型MISFET及p通道型MISFET,系分别具有: (a)于矽基板上介由闸极绝缘膜形成,且由矽膜构成 之闸极; (b)形成于上述闸极之两侧之上述矽基板中的源极 及汲极区;及 (c)形成于上述源极上的金属矽化物层; 上述n通道型MISFET及p通道型MISFET之上述闸极系被 连接,具有形成于该闸极之连接部上的金属矽化物 层, 在上述汲极区及上述闸极之连接部附近以外之区 域上,未被形成上述金属矽化物层。18.如申请专利 范围第17项之半导体积体电路装置,其中 上述闸极,系具有:包含n型杂质,用于构成上述n通 道型MISFET之闸极的第1部分,及包含p型杂质,用于构 成上述p通道型MISFET之闸极的第2部分, 上述连接部,系在上述第1部分与第2部分之界面部 附近。19.如申请专利范围第17项之半导体积体电 路装置,其中 上述p通道型MISFET之源极,系连接于电源电压部,上 述n通道型MISFET之源极,系连接于接地电压部。20. 如申请专利范围第17项之半导体积体电路装置,其 中 上述n通道型MISFET及p通道型MISFET,系分别形成于被 以元件分离区分离之第1半导体区及第2半导体区 上, 上述第1半导体区,系被施加接地电压,上述第2半导 体区,系被施加电源电压。21.如申请专利范围第17 项之半导体积体电路装置,其中 上述n通道型MISFET及p通道型MISFET,系分别形成于被 以元件分离区分离之第1半导体区及第2半导体区 上, 于上述第1半导体区,施加于上述n通道型MISFET之源 极区的电压,系介由上述源极区上之金属矽化物层 被施加于其上, 于上述第2半导体区,施加于上述p通道型MISFET之源 极区的电压,系介由上述金属矽化物层被施加于其 上。22.如申请专利范围第17项之半导体积体电路 装置,其中 上述半导体积体电路装置,系具有:用于形成上述 记忆格之第1区,及用于形成逻辑电路用之n通道型 MISFET及p通道型MISFET的第2区; 上述逻辑电路用之n通道型MISFET及p通道型MISFET,系 分别具有: (a)于矽基板上介由闸极绝缘膜形成,且由矽膜构成 之闸极; (b)形成于上述闸极之两侧之上述矽基板中的源极 及汲极区;及 (c)形成于上述闸极及上述源极、汲极区上的金属 矽化物层。23.一种半导体积体电路装置,系具有构 成要素为,由n通道型MISFET及p通道型MISFET所构成之 反相器,其各个输出入部被连接之一对反相器之记 忆格,其特征在于: 上述n通道型MISFET及p通道型MISFET,系分别具有: (a)于矽基板上介由闸极绝缘膜形成,且由矽膜构成 之闸极; (b)形成于上述闸极之两侧之上述矽基板中的源极 及汲极区;及 (c)形成于上述源极上的金属矽化物层; 在上述汲极区及上述闸极上,未被形成上述金属矽 化物层。24.如申请专利范围第23项之半导体积体 电路装置,其中 上述p通道型MISFET之源极,系连接于电源电压部,上 述n通道型MISFET之源极,系连接于接地电压部。25. 如申请专利范围第23项之半导体积体电路装置,其 中 上述n通道型MISFET及p通道型MISFET,系分别形成于被 以元件分离区分离之第1半导体区及第2半导体区 上, 上述第1半导体区,系被施加接地电压,上述第2半导 体区,系被施加电源电压。26.如申请专利范围第23 项之半导体积体电路装置,其中 上述n通道型MISFET及p通道型MISFET,系分别形成于被 以元件分离区分离之第1半导体区及第2半导体区 上, 于上述第1半导体区,施加于上述n通道型MISFET之源 极区的电压,系介由上述源极区上之金属矽化物层 被施加于其上, 于上述第2半导体区,施加于上述p通道型MISFET之源 极区的电压,系介由上述金属矽化物层被施加于其 上。27.如申请专利范围第23项之半导体积体电路 装置,其中 上述半导体积体电路装置,系具有:用于形成上述 记忆格之第1区,及用于形成逻辑电路用之n通道型 MISFET及p通道型MISFET的第2区; 上述逻辑电路用之n通道型MISFET及p通道型MISFET,系 分别具有: (a)于矽基板上介由闸极绝缘膜形成,且由矽膜构成 之闸极; (b)形成于上述闸极之两侧之上述矽基板中的源极 及汲极区;及 (c)形成于上述闸极及上述源极、汲极区上的金属 矽化物层。28.一种半导体积体电路装置,系具有构 成要素为,由n通道型MISFET及p通道型MISFET所构成之 反相器、其各个输出入部被连接之一对反相器之 记忆格,其特征在于: 上述n通道型MISFET及p通道型MISFET,系分别形成于被 以元件分离区分离之第1半导体区及第2半导体区 上,分别具有: (a)于矽基板上介由形成闸极绝缘膜,由矽膜构成之 闸极电极、其由上述第1或第2半导体区延伸至上 述分离区的闸极电极; (b)形成于上述闸极之两侧之上述矽基板中的源极 及汲极区;及 (c)形成于延伸至上述元件分离区上之闸极的金属 矽化物层; 在延伸至上述第1或第2半导体区上之闸极上,未被 形成上述金属矽化物层。29.如申请专利范围第28 项之半导体积体电路装置,其中 上述p通道型MISFET之源极,系连接于电源电压部,上 述n通道型M1SFET之源极,系连接于接地电压部。30. 如申请专利范围第28项之半导体积体电路装置,其 中 上述第1半导体区,系被施加接地电压,上述第2半导 体区,系被施加电源电压。31.如申请专利范围第28 项之半导体积体电路装置,其中 上述半导体积体电路装置,系具有:用于形成上述 记忆格之第1区,及用于形成逻辑电路用之n通道型 MISFET及p通道型MISFET的第2区; 上述逻辑电路用之n通道型MISFET及p通道型MISFET,系 分别具有: (a)于矽基板上介由闸极绝缘膜形成,且由矽膜构成 之闸极; (b)形成于上述闸极之两侧之上述矽基板中的源极 及汲极区;及 (c)形成于上述闸极及上述源极、汲极区上的金属 矽化物层。32.一种半导体积体电路装置,系具备: 用于形成记忆格之第1区,该记忆格系以各个闸极 与汲极被交叉连接之一对之n通道型MISFET为构成要 素;及用于形成逻辑电路用之n通道型MISFET与p通道 型MISFET之第2区;其特征在于: 上述一对之n通道型MISFET及逻辑电路用之n通道型 MISFET与p通道型MISFET,系分别具有: (a)于矽基板上介由闸极绝缘膜形成、由矽膜构成 之闸极;及 (b)形成于上述闸极之两侧之上述矽基板中的源极 及汲极区; 具有在上述逻辑电路用之n通道型MISFET与p通道型 MISFET之各个上述闸极及上述源极、汲极区上被形 成之金属矽化物层; 在上述一对之n通道型MISFET之各个上述闸极及上述 源极、汲极区上,未被形成上述金属矽化物层。33. 如申请专利范围第32项之半导体积体电路装置,其 中 上述一对之n通道型MISFET之汲极,系连接于电源电 压部,上述一对之n通道型MISFET之源极,系连接于接 地电压部。34.如申请专利范围第32项之半导体积 体电路装置,其中 上述一对之n通道型MISFET,系分别形成于被以元件 分离区分离之半导体区上, 上述半导体区,系被施加接地电压。35.一种半导体 积体电路装置,系具备:用于形成记忆格之第1区,该 记忆格系以n通道型MISFET为构成要素;及用于形成 逻辑电路用之n通道型MISFET与p通道型MISFET之第2区; 其特征在于: 构成上述记忆格之n通道型MISFET及逻辑电路用之n 通道型MISFET与p通道型MISFET,系分别具有: (a)于矽基板上介由闸极绝缘膜形成、由矽膜构成 之闸极;及 (b)形成于上述闸极之两侧之上述矽基板中的源极 及汲极区; 具有在上述逻辑电路用之n通道型MISFET与p通道型 MISFET之各个上述闸极及上述源极、汲极区上被形 成之金属矽化物层; 在构成上述记忆格之n通道型MISFET之上述闸极及上 述源极、汲极区上,未被形成上述金属矽化物层。 36.一种半导体积体电路装置,系具有由n通道型 MISFET及p通道型MISFET所构成之反相器,其特征在于: 上述n通道型MISFET及p通道型MISFET,系分别具有: (a)于矽基板上介由闸极绝缘膜形成,且由矽膜构成 之闸极; (b)形成于上述闸极之两侧之上述矽基板中的源极 及汲极区;及 (c)形成于上述闸极及上述源极区上的金属矽化物 层; 在上述汲极区上,未被形成上述金属矽化物层。37. 如申请专利范围第36项之半导体积体电路装置,其 中 上述p通道型MISFET之源极,系连接于电源电压部,上 述n通道型MISFET之源极,系连接于接地电压部。38. 如申请专利范围第36项之半导体积体电路装置,其 中 上述n通道型MISFET及p通道型MISFET,系分别形成于被 以元件分离区分离之第1半导体区及第2半导体区 上, 于上述第1半导体区被施加接地电压,于上述第2半 导体区被施加电源电压。39.如申请专利范围第36 项之半导体积体电路装置,其中 上述n通道型MISFET及p通道型MISFET,系分别形成于被 以元件分离区分离之第1半导体区及第2半导体区 上, 于上述第1半导体区,施加于上述n通道型MISFET之源 极区的电压,系介由上述源极区上之金属矽化物层 被施加于其上, 于上述第2半导体区,施加于上述p通道型MISFET之源 极区的电压,系介由上述金属矽化物层被施加于其 上。40.一种半导体积体电路装置,系具有:外部连 接端子,及一端连接于上述外部连接端子的MISFET者 ,其特征在于: 上述MISFET系具有: (a)于矽基板上介由闸极绝缘膜形成,且由矽膜构成 之闸极; (b)形成于上述闸极之两侧之上述矽基板中的源极 及汲极区;及 (c)在上述闸极及上述源极、汲极区上,其未与上述 外部端子连接之源极、汲极区上,形成金属矽化物 层; 在上述源极、汲极区上,且与上述外部端子连接之 源极、汲极区上未被形成上述金属矽化物层。41. 如申请专利范围第1或2项之半导体积体电路装置, 其中 具有源极连接于上述n通道型MISFET之汲极的p通道 型MISFET, 上述p通道型MISFET,系包含有: (a)于矽基板上介由闸极绝缘膜形成,且由矽膜构成 之闸极; (b)形成于上述闸极之两侧之上述矽基板中的源极 及汲极区;及 (c)形成于上述闸极及上述源极区上的金属矽化物 层; 在上述汲极区上未被形成上述金属矽化物层。42. 如申请专利范围第1项之半导体积体电路装置,其 中 上述金属矽化物层,系由CoSi或TiSi构成。43.如申请 专利范围第2项之半导体积体电路装置,其中 上述金属矽化物层,系由CoSi或TiSi构成。44.如申请 专利范围第41项之半导体积体电路装置,其中 上述金属矽化物层,系由CoSi或TiSi构成。图式简单 说明: 图1:本发明第1实施形态之SRAM之记忆格之等效电路 图。 图2:用于表示本发明第1实施形态之SRAM之制造方法 的基板之重要部份断面图。 图3:用于表示本发明第1实施形态之SRAM之制造方法 的基板之重要部份断面图。 图4:用于表示本发明第1实施形态之SRAM之制造方法 的基板之重要部份断面图。 图5:用于表示本发明第1实施形态之SRAM之制造方法 的基板之重要部份断面图。 图6:用于表示本发明第1实施形态之SRAM之制造方法 的基板之重要部份平面图。 图7:用于表示本发明第1实施形态之SRAM之制造方法 的基板之重要部份断面图。 图8:用于表示本发明第1实施形态之SRAM之制造方法 的基板之重要部份断面图。 图9:用于表示本发明第1实施形态之SRAM之制造方法 的基板之重要部份断面图。 图10:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图11:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份平面图。 图12:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图13:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图14:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图15:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图16:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份平面图。 图17:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图18:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图19:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图20:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图21:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份平面图。 图22:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图23:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图24:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图25:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图26:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份平面图。 图27:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图28:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图29:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图30:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图31:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份平面图。 图32:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图33:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图34:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图35:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图36:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份平面图。 图37:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图38:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图39:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图40:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图41:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份平面图。 图42:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图43:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图44:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图45:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份断面图。 图46:用于表示本发明第1实施形态之SRAM之制造方 法的基板之重要部份平面图。 图47:本发明之课题说明用之图。 图48:本发明之课题说明用之图。 图49:用于表示本发明第2实施形态之SRAM之制造方 法的基板之重要部份断面图。 图50:用于表示本发明第2实施形态之SRAM之制造方 法的基板之重要部份断面图。 图51:用于表示本发明第2实施形态之SRAM之制造方 法的基板之重要部份断面图。 图52:用于表示本发明第2实施形态之SRAM之制造方 法的基板之重要部份断面图。 图53:用于表示本发明第2实施形态之SRAM之制造方 法的基板之重要部份平面图。 图54:用于表示本发明第2实施形态之SRAM之制造方 法的基板之重要部份断面图。 图55:用于表示本发明第2实施形态之SRAM之制造方 法的基板之重要部份断面图。 图56:用于表示本发明第2实施形态之SRAM之制造方 法的基板之重要部份断面图。 图57:用于表示本发明第2实施形态之SRAM之制造方 法的基板之重要部份断面图。 图58:用于表示本发明第2实施形态之SRAM之制造方 法的基板之重要部份平面图。 图59:用于表示本发明第3实施形态之SRAM之制造方 法的基板之重要部份断面图。 图60:用于表示本发明第3实施形态之SRAM之制造方 法的基板之重要部份断面图。 图61:用于表示本发明第3实施形态之SRAM之制造方 法的基板之重要部份断面图。 图62:用于表示本发明第3实施形态之SRAM之制造方 法的基板之重要部份断面图。 图63:用于表示本发明第3实施形态之SRAM之制造方 法的基板之重要部份平面图。 图64:用于表示本发明第3实施形态之SRAM之制造方 法的基板之重要部份断面图。 图65:用于表示本发明第3实施形态之SRAM之制造方 法的基板之重要部份断面图。 图66:用于表示本发明第3实施形态之SRAM之制造方 法的基板之重要部份断面图。 图67:用于表示本发明第3实施形态之SRAM之制造方 法的基板之重要部份断面图。 图68:用于表示本发明第3实施形态之SRAM之制造方 法的基板之重要部份平面图。 图69:用于表示本发明第3实施形态之SRAM之制造方 法的基板之重要部份断面图。 图70:用于表示本发明第3实施形态之SRAM之制造方 法的基板之重要部份断面图。 图71:用于表示本发明第3实施形态之SRAM之制造方 法的基板之重要部份断面图。 图72:用于表示本发明第3实施形态之SRAM之制造方 法的基板之重要部份断面图。 图73:用于表示本发明第3实施形态之SRAM之制造方 法的基板之重要部份平面图。 图74:用于表示本发明第3实施形态之SRAM之制造方 法的基板之重要部份平面图。 图75:用于表示本发明第3实施形态之SRAM之制造方 法的基板之重要部份断面图。 图76:用于表示本发明第3实施形态之SRAM之制造方 法的基板之重要部份断面图。 图77:用于表示本发明第3实施形态之SRAM之制造方 法的基板之重要部份断面图。 图78:用于表示本发明第3实施形态之SRAM之制造方 法的基板之重要部份平面图。 图79:用于表示本发明第3实施形态之SRAM之制造方 法的基板之重要部份断面图。 图80:本发明第3实施形态之效果说明图。 图81:用于表示本发明第4实施形态之SRAM之制造方 法的基板之重要部份断面图。 图82:用于表示本发明第4实施形态之SRAM之制造方 法的基板之重要部份断面图。 图83:用于表示本发明第4实施形态之SRAM之制造方 法的基板之重要部份断面图。 图84:用于表示本发明第4实施形态之SRAM之制造方 法的基板之重要部份断面图。 图85:用于表示本发明第4实施形态之SRAM之制造方 法的基板之重要部份平面图。 图86:用于表示本发明第4实施形态之SRAM之制造方 法的基板之重要部份断面图。 图87:用于表示本发明第4实施形态之SRAM之制造方 法的基板之重要部份断面图。 图88:用于表示本发明第4实施形态之SRAM之制造方 法的基板之重要部份断面图。 图89:用于表示本发明第4实施形态之SRAM之制造方 法的基板之重要部份断面图。 图90:用于表示本发明第4实施形态之SRAM之制造方 法的基板之重要部份平面图。 图91:用于表示本发明第4实施形态之SRAM之制造方 法的基板之重要部份断面图。 图92:用于表示本发明第4实施形态之SRAM之制造方 法的基板之重要部份平面图。 图93:用于表示本发明第5实施形态之半导体积体电 路装置之制造方法的基板之重要部份断面图。 图94:用于表示本发明第5实施形态之半导体积体电 路装置之制造方法的基板之重要部份断面图。 图95:用于表示本发明第5实施形态之半导体积体电 路装置之制造方法的基板之重要部份平面图。 图96:用于表示本发明第5实施形态之半导体积体电 路装置之制造方法的基板之重要部份断面图。 图97:用于表示本发明第5实施形态之半导体积体电 路装置之制造方法的基板之重要部份断面图。 图98:用于表示本发明第5实施形态之半导体积体电 路装置之制造方法的基板之重要部份断面图。 图99:用于表示本发明第5实施形态之半导体积体电 路装置之制造方法的基板之重要部份平面图。 图100:用于表示本发明第5实施形态之半导体积体 电路装置之制造方法的基板之重要部份断面图。 图101:用于表示本发明第5实施形态之半导体积体 电路装置之制造方法的基板之重要部份断面图。 图102:用于表示本发明第5实施形态之半导体积体 电路装置之制造方法的基板之重要部份断面图。 图103:用于表示本发明第5实施形态之半导体积体 电路装置之制造方法的基板之重要部份平面图。 图104:用于表示本发明第5实施形态之半导体积体 电路装置之制造方法的基板之重要部份断面图。 图105:本发明第6实施形态之半导体积体电路装置 之电路图。 图106:用于表示本发明第6实施形态之半导体积体 电路装置的基板之重要部份平面图。 图107:用于表示本发明第6实施形态之半导体积体 电路装置的基板之重要部份断面图。 图108:本发明第7实施形态之半导体积体电路装置 之电路图。 图109:用于表示本发明第7实施形态之半导体积体 电路装置的基板之主要部份平面图。 图110:用于表示本发明第7实施形态之半导体积体 电路装置的基板之重要部份断面图。 图111:用于表示本发明第1实施形态之半导体积体 电路装置的基板之重要部份断面图。 |
