| 主权项 |
1.一种积体电路记忆体装置的资料缓冲方法,包括: 将复数个串列资料位元转换成一并列格式,以使得 一第一转换输出节点提供该些串列资料位元的复 数个偶数资料位元,一第二转换输出节点提供该些 串列资料位元的复数个奇数资料位元,其中一第一 奇数资料位元、一第一偶数资料位元、一第二奇 数资料位元、和一第二偶数资料位元合组成该些 串列资料位元的四连续资料位元; 在一第一周期期间,在一第一闩锁器输出节点和一 第二闩锁器输出节点上,提供来自该第一和第二转 换输出节点的该些第一偶数和奇数资料位元; 在一第二周期期间,在一第三闩锁器输出节点和一 第四闩锁器输出节点上,提供来自该第一和第二转 换输出节点的该些第二偶数和奇数资料位元,其中 该第一和第二周期并不重叠; 响应在该第一和第二闩锁器输出节点上,所提供的 该些第一偶数和奇数资料位元,闩锁在该第一和第 二缓冲器输出节点上的该些第一偶数和奇数资料 位元;以及 响应在该第三和第四闩锁器输出节点上,所提供的 该些第二偶数和奇数资料位元,闩锁在该第一和第 二缓冲器输出节点上的该些第二偶数和奇数资料 位元。2.如申请专利范围第1项所述之方法,其中将 复数个串列资料位元转换成一并列格式的该步骤, 包括响应一资料选通讯号,转换该些串列资料位元 。3.如申请专利范围第2项所述之方法,其中将复数 个串列资料位元转换成一并列格式的该步骤,更加 包括响应该资料选通讯号的上升和下降边缘,转换 该些串列资料位元。4.如申请专利范围第1项所述 之方法,其中该些第一偶数和奇数资料位元,是响 应在一第一写入讯号之后的一第一控制讯号,在该 第一和第二闩锁器输出节点上所提供,而且该些第 二偶数和奇数资料位元,是响应在一第二写入讯号 之后的一第二控制讯号,在该第三和第四闩锁器输 出节点上所提供。5.如申请专利范围第4项所述之 方法,其中该第一控制讯号是在该第二控制讯号之 前。6.如申请专利范围第4项所述之方法,其中该第 一写入讯号是在该第二写入讯号之前。7.如申请 专利范围第4项所述之方法,其中该第一控制讯号 是在该第一写入讯号之前,该第一写入讯号是在该 第二控制讯号之前,而且该第二控制讯号是在该第 二写入讯号之前。8.如申请专利范围第1项所述之 方法,更加包括: 在一第三周期期间,在该第一闩锁器输出节点和该 第二闩锁器输出节点上,提供复数个第三偶数和奇 数资料位元; 在一第四周期期间,在该第三闩锁器输出节点和该 第四闩锁器输出节点上,提供复数个第四偶数和奇 数资料位元,其中该第一、第二、第三、和第四周 期并不重叠,而且其中该第一周期是在该第二周期 之前,该第二周期是在该第三周期之前,该第三周 期是在该第四周期之前; 响应在该第一和第二闩锁器输出节点上,所提供的 该些第三偶数和奇数资料位元,闩锁在该第一和第 二缓冲器输出端上的该些第三偶数和奇数资料位 元;以及 响应在该第三和第四闩锁器输出节点上,所提供的 该些第四偶数和奇数资料位元,闩锁在该第一和第 二缓冲器输出端上的该些第四偶数和奇数资料位 元。9.如申请专利范围第8项所述之方法,其中该第 一奇数资料位元包括一第一组串列资料位元,该第 一偶数资料位元包括一第二组串列资料位元,该第 二奇数资料位元包括一第三组串列资料位元,该第 二偶数资料位元包括一第四组串列资料位元,该第 三奇数资料位元包括一第五组串列资料位元,该第 三偶数资料位元包括一第六组串列资料位元,该第 四奇数资料位元包括一第七组串列资料位元,该第 四偶数资料位元包括一第八组串列资料位元,而且 该些串列资料位元的该第一到第八位元,是该些串 列资料位元的连续位元。10.如申请专利范围第1项 所述之方法,更加包括: 响应闩锁该些第一和第二偶数和奇数资料位元,将 该些第一和第二偶数和奇数资料位元,写入到一记 忆胞阵列的复数个相对应记忆胞。11.一种积体电 路记忆体装置的资料输入缓冲器,包括: 一转换电路,包括一缓冲器输入和第一和第二转换 电路输出,其中该转换电路接收在该转换电路输入 端的复数个串列资料位元,并且将该些串列资料位 元转换成一并列格式,以使得在该第一转换电路输 出端提供该些串列资料位元的复数个偶数资料位 元,和在该第二转换电路输出端提供该些串列资料 位元的复数个奇数资料位元; 一第一闩锁器电路,包括一第一闩锁器输入端、一 第二闩锁器电路输入端、一第一闩锁器电路输出 端、和一第二闩锁器电路输出端,其中该第一闩锁 器电路被架构来,在该第一闩锁器电路输入端,接 收来自该第一转换电路输出端的一第一偶数资料 位元,在该第二闩锁器电路输入端,接收来自该第 二转换电路输出端的一第一奇数资料位元,并且在 一第一周期期间,在该第一和第二闩锁器电路输出 端,提供该些第一偶数和奇数资料位元; 一第二闩锁器电路,包括一第三闩锁器输入端、一 第四闩锁器电路输入端、一第三闩锁器电路输出 端、和一第四闩锁器电路输出端,其中该第二闩锁 器电路被架构来,在该第三闩锁器电路输入端,接 收来自该第一转换电路输出端的一第二偶数资料 位元,在该第四闩锁器电路输入端,接收来自该第 二转换电路输出端的一第二奇数资料位元,并且在 一第二周期期间,在该第三和第四闩锁器电路输出 端,提供该些第二偶数和奇数资料位元,其中该第 一周期和该第二周期并不重叠;以及 一输出闩锁器,包括一第一缓冲器输出端和一第二 缓冲器输出端,其中该输出闩锁器被架构来响应提 供该些第一偶数和奇数资料位元的该第一闩锁器 电路,闩锁在该第一和第二缓冲器输出端的该些第 一偶数和奇数资料位元,并且响应提供该些第二偶 数和奇数资料位元的该第二闩锁器电路,闩锁在该 第一和第二缓冲器输出端的该些第二偶数和奇数 资料位元。12.如申请专利范围第11项所述之资料 输入缓冲器,其中该转换电路更加包括架构成响应 一资料选通讯号,接收该些串列资料位元。13.如申 请专利范围第12项所述之资料输入缓冲器,其中该 转换电路更加包括架构成响应该资料选通讯号的 上升和下降边缘,接收该些串列资料位元。14.如申 请专利范围第11项所述之资料输入缓冲器,其中该 第一闩锁器电路更加包括架构成响应一第一控制 讯号,接收该些第一偶数和奇数资料位元,而且其 中该第二闩锁器电路更加包括架构成响应一第二 控制讯号,接收该些第二偶数和奇数资料位元。15. 如申请专利范围第14项所述之资料输入缓冲器,其 中该第一控制讯号是在该第二控制讯号之前。16. 如申请专利范围第11项所述之资料输入缓冲器,其 中该第一闩锁器电路更加包括架构成响应一第一 写入讯号,在该第一和第二闩锁器输出端上,提供 该些第一偶数和奇数资料位元,而且其中该第二闩 锁器电路更加包括架构成响应一第二写入讯号,在 该第三和第四闩锁器输出端上,提供该些第二偶数 和奇数资料位元。17.如申请专利范围第16项所述 之资料输入缓冲器,其中该第一写入讯号是在该第 二写入讯号之前。18.如申请专利范围第11项所述 之资料输入缓冲器: 其中该第一闩锁器电路更加包括架构成在该第一 闩锁器电路输入端,接收来自该第一转换电路输出 端的一第三偶数资料位元,在该第二闩锁器电路输 入端,接收来自该第二转换电路输出端的一第三奇 数资料位元,并且在一第三周期期间,在该第一和 第二闩锁器电路输出端上,提供该些第三偶数和奇 数资料位元; 其中该第二闩锁器电路更加包括架构成在该第三 闩锁器电路输入端,接收来自该第一转换电路输出 端的一第四偶数资料位元,在该第四闩锁器电路输 入端,接收来自该第二转换电路输出端的一第四奇 数资料位元,并且在一第四周期期间,在该第三和 第四闩锁器电路输出端上,提供该些第四偶数和奇 数资料位元,其中该第一、第二、第三、和第四周 期并不重叠,而且其中该第一周期在该第二周期之 前,该第二周期在该第三周期之前,该第三周期在 该第四周期之前;以及 其中该输出闩锁器更加包括架构成响应提供该些 第三偶数和奇数资料位元的该第一闩锁器电路,闩 锁在该第一和第二缓冲器输出端的该些第三偶数 和奇数资料位元,并且响应提供该些第四偶数和奇 数资料位元的该第二闩锁器电路,闩锁在该第一和 第二缓冲器输出端的该些第四偶数和奇数资料位 元。19.如申请专利范围第18项所述之资料输入缓 冲器,其中该第一奇数资料位元包括一第一组串列 资料位元,该第一偶数资料位元包括一第二组串列 资料位元,该第二奇数资料位元包括一第三组串列 资料位元,该第二偶数资料位元包括一第四组串列 资料位元,该第三奇数资料位元包括一第五组串列 资料位元,该第三偶数资料位元包括一第六组串列 资料位元,该第四奇数资料位元包括一第七组串列 资料位元,该第四偶数资料位元包括一第八组串列 资料位元,而且该些串列资料位元的该第一到第八 位元,是依序在该缓冲器输入端接收到的。20.如申 请专利范围第11项所述之资料输入缓冲器,其中该 第一和第二缓冲器输出端耦和到一记忆胞阵列,以 将该些第一和第二偶数和奇数资料位元,写入到该 记忆胞阵列的该些相对应记忆胞中。21.一种资料 输入缓冲器,包括: 一转换电路,响应一资料选通讯号,将具有复数个 资料的一第一组串列资料,转换成一第一组并列资 料,接下来,响应该资料选通讯号,将具有复数个资 料的一第二组串列资料,转换成一第二组并列资料 ; 一第一传输电路,响应一第一写入讯号,将该第一 组并列资料的每一资料,传送到复数个输出端的每 一相对应输出端;以及 一第二传输电路,响应一第二写入讯号,将该第二 组并列资料的每一资料,传送到复数个输出端的每 一相对应输出端, 其中该第一和第二写入讯号是相距一预定时间差 交替地启动。22.如申请专利范围第21项所述之资 料输入缓冲器,其中该第一组串列资料是在该第二 组串列资料输出之后才被输出。23.如申请专利范 围第21项所述之资料输入缓冲器,更加包括一输出 闩锁器,用在将资料闩锁在每一输出端上, 其中,该输出闩锁器持续地将资料闩锁在每一输出 端上,直到该第一写入讯号被启动,而且接下来该 第二写入讯号也被启动为止,或是直到该第二写入 讯号被启动,而且接下来该第一写入讯号也被启动 为止。24.一种资料输入缓冲器,包括: 一转换电路,响应一资料选通讯号,将复数个串列 资料中的复数个奇数资料,输出到一第一节点,并 且响应一资料选通讯号,将该些串列资料中的复数 个偶数资料,输出到一第二节点; 一第一闩锁器电路,响应一第一控制讯号,分别闩 锁在该第一节点和该第二节点中的资料,并且响应 一第一写入讯号,将每一闩锁的资料同时输出;以 及 一第二闩锁器电路,响应一第二控制讯号,分别闩 锁在该第一节点和该第二节点中的资料,并且响应 一第二写入讯号,将每一闩锁的资料同时输出。25. 如申请专利范围第24项所述之资料输入缓冲器,其 中该第一和第二写入讯号是相距一预定时间差交 替地启动。26.如申请专利范围第25项所述之资料 输入缓冲器,更加包括一输出闩锁器,用来闩锁从 该第一或第二闩锁器电路所输出的资料, 其中,该输出闩锁器持续地闩锁从该第一或第二闩 锁器电路所输出的资料,直到该第一写入讯号被启 动,而且接下来该第二写入讯号也被启动为止,或 是直到该第二写入讯号被启动,而且接下来该第一 写入讯号也被启动为止。27.如申请专利范围第24 项所述之资料输入缓冲器,其中该第一和第二控制 讯号是相距一预定时间差交替地启动。28.一种资 料输入方法,包括: 响应一资料选通讯号,将具有复数个资料的一第一 组串列资料,转换成一第一组并列资料,并且接下 来响应该资料选通讯号,将具有复数个资料的一第 二组串列资料,转换成一第二组并列资料; 响应一第一写入讯号,将该第一组并列资料的每一 资料,传送到复数个输出端的每一相对应输出端; 以及 响应一第二写入讯号,将该第二组并列资料的每一 资料,传送到复数个输出端的每一相对应输出端, 其中该第一和第二写入讯号是相距一预定时间差 交替地启动。29.如申请专利范围第28项所述之资 料输入方法,其中该第一组串列资料是在该第二组 串列资料输出之后才被输出。30.如申请专利范围 第28项所述之资料输入方法,更加包括将资料闩锁 在每一输出端上, 其中,资料被持续地闩锁在每一输出端上,直到该 第一写入讯号被启动,而且接下来该第二写入讯号 也被启动为止,或是直到该第二写入讯号被启动, 而且接下来该第一写入讯号也被启动为止。31.一 种资料输入方法,包括: 响应一资料选通讯号,将复数个串列资料中的复数 个奇数资料,输出到一第一节点,并且响应该资料 选通讯号,将复数个串列资料中的复数个偶数资料 ,输出到一第二节点; 响应一第一控制讯号,闩锁在该第一和第二节点上 的资料,并且响应一第一写入讯号,将每一闩锁的 资料同时输出;以及 响应一第二控制讯号,闩锁在该第一和第二节点上 的资料,并且响应一第二写入讯号,将每一闩锁的 资料同时输出。32.如申请专利范围第31项所述之 资料输入方法,其中该第一和第二写入讯号是相距 一预定时间差交替地启动。图式简单说明: 第1图绘示一个习知的资料输入缓冲器范例的电路 图。 第2图绘示另一个习知的资料输入缓冲器范例的电 路图。 第3图绘示根据本发明实施例的资料输入缓冲器的 电路图。 第4图绘示第3图中的资料输入缓冲余器的时序图 。 |
