| 主权项 |
1.一种用以临界测试同步记忆体电路(3)之测试电路,具有:(a)一频率乘法电路(4),其藉由一特殊频率乘法因数,乘以由一外部测试单元(2)所接收之低频时脉信号之时脉频率,以产生待测同步记忆电路(3)之高频时脉信号;(b)一测试资料产生器(16),其基于外部测试单元(2)所接收之资料控制信号,而产生测试资料,并将测试资料输出至资料输出驱动器(14),俾将资料写入待测同步记忆体电路(3);(c)一资料比较电路(27),比较测试资料产生器(16)产生之测试资料与记忆体电路(3)读取之资料,并依比较结果,输出一指示信号至外部测试单元(2),由外部测试单元(2)指示是否操作待测同步记忆体电路;特征在于:(d)一第一信号延迟电路(19),用以在一可调整第一信号延迟时间,延迟由测试资料产生器(16)所输出之测试资料;及(e)一第二信号延迟电路(24),用以在一可调整第二延迟时间,延迟由待测同步记忆体电路(3)读取且在测试电路(1)中由资料输入驱动器(15)接收之资料,该可调整第二延迟时间系无关于该第一信号延迟时间。2.如申请专利范围第1项之测试电路,其特征为信号延迟电路(19.24)连接至一暂存器(39.40)以储存信号延迟时间,由外部测试单元(2)藉由初始线路(41),能将该信号延迟时间加以调整。3.如申请专利范围第1或2项之测试电路,其特征为信号延迟电路(19.24)以频率乘法电路(4)输出之高频时脉信号作时脉。4.如申请专利范围第1或2项之测试电路,其特征为可延迟用以为信号延迟电路(19.24)作时脉之时脉信号。5.如申请专利范围第1或2项之测试电路,其特征为可调整频率乘法因数。6.如申请专利范围第1或2项之测试电路,其特征为将测试电路(1)整合在同步记忆体电路(3)中。图式简单说明:图1说明根据先前技艺的测试装置;图2以时脉图说明将资料写入一同步记忆体电路;图3以时脉图说明将资料由同步记忆体电路读取;图4说明一包括本创新测试电路之测试装置。 |
