| 发明名称 | 半导体器件的制造方法 | ||
| 摘要 | 本发明提供减小对准误差的影响的半导体器件的制造方法。半导体器件10具有由分别含有多个相同图形的多个层构成的相同构造的多个元件。对于要在含有当在元件间归因于与别的布线之间的位置关系而产生的寄生电容的值方面存在着差别时就会给半导体器件10的动作造成实质性影响那样的布线的层12以前进行图形形成的层11、12，用成批曝光工艺进行图形形成。对在此以后进行图形形成的其它的所有的层13、14、15都用分割曝光进行图形形成。 | ||
| 申请公布号 | CN1494112A | 申请公布日期 | 2004.05.05 |
| 申请号 | CN03158586.8 | 申请日期 | 2003.09.19 |
| 申请人 | 佳能株式会社 | 发明人 | 山崎康生 |
| 分类号 | H01L21/027;G03F7/20;H01L21/768;H01L21/336;H01L21/8234 | 主分类号 | H01L21/027 |
| 代理机构 | 中国国际贸易促进委员会专利商标事务所 | 代理人 | 王永刚 |
| 主权项 | 1.一种半导体器件的制造方法，所述半导体器件在半导体衬底上具有多个层，所述制造方法包括至少将一层图形分割成多个并将分割后的各个图形连接起来进行图形形成的工序，对于包含归因于与其它的布线之间的位置关系而会给所述半导体器件的动作造成实质性影响的布线的层，使用1块掩模通过成批曝光工艺来形成图形。 | ||
| 地址 | 日本东京 | ||