| 摘要 |
本发明一般而言系关于包括复数个记忆体装置的记忆体系统，更具体而言，系有关于一种除去以时脉取样命令与位址信号的记忆体系统。包括复数个记忆体装置的该记忆体系统包括：一控制器，用以输出复数个对应于该等复数个记忆体装置的命令／位址输入信号、一第一时脉信号与一可分成该第一时脉信号整数倍的第二时脉信号；一暂存器与延迟电路单元，用以在接收该控制器的该等命令／位址输入信号与该第二时脉信号，并接着校正由输出缓冲器延伸到该记忆体装置的传输线所引起的传输延迟，与由内部输出缓冲器所产生的传输延迟之后输出命令／位址输出信号；其中该等复数个记忆体装置分别经由该等传输线从该暂存器与延迟电路单元接收该命令／位址输出信号，而且使用直接由该控制器所输入的该第一时脉信号取样该等命令／位址输出信号。结果，根据本发明的记忆体系统能简化半导体装置设计的布局，与防止时脉的冲突。 |
