| 主权项 |
1.一种薄膜电晶体阵列基板的制造方法,包括:在一基板上形成复数条扫描配线以及与该些扫描配线电性连接之复数个闸极,且同时在该基板之二边缘处分别定义出复数个第一焊垫以及复数个第二焊垫,其中该些第一焊垫系与该些扫描配线电性连接;在该基板上形成一闸介电层,覆盖住该些扫描配线、该些闸极、该些第一焊垫以及该些第二焊垫;在每一该些闸极上方之该闸介电层上形成一通道层在每一该些通道层上形成一欧姆接触层;在每一该些欧姆接触层上形成一源极/汲极,并且在该闸介电层上形成与每一该些源极电性连接之一资料配线,其中每一该些资料配线之一端系延伸至每一该些第二焊垫处,而该些闸极、该些通道层以及该些源极/汲极系构成复数个薄膜电晶体;在每一该些第一/第二焊垫上方之该闸介电层上分别形成一第一/第二罩幕层,该第一/第二罩幕层系暴露出对应形成有该些第一/第二焊垫处之该闸介电层;在该基板之上方形成一保护层;在该保护层上形成一图案化光阻层,该光阻层未覆盖住该基板之该二边缘处,且该光阻层具有复数个第一开口、复数个第二开口以及复数个第三开口,其中该些第一开口系暴露出该些汲极,该些第二开口系暴露出该些资料配线,该些第三开口系暴露出该些第二焊垫;以该光阻层为一蚀刻罩幕进行一蚀刻制程,以移除未被该光阻层覆盖之该保护层以及该闸介电层,并且使未被该第一/第二罩幕层覆盖之该些第一/第二焊垫暴露出来;以及在该光阻层上形成复数个画素电极,且在该些第二/第三开口内以及暴露的该些第一/第二焊垫上形成一电极材料层,其中该些汲极与该些画素电极系藉由该些第一开口而电性连接,该些资料配线与该些第二焊垫系藉由该些第二/第三开口以及该电极材料层而电性连接。2.如申请专利范围第1项所述之薄膜电晶体阵列基板的制造方法,其中该第一/第二罩幕层系于形成该些源极/汲极以及该些资料配线时所同时定义出的,或是于形成该些通道层以及该些欧姆接触层时所同时定义出的,或是上述两者之组合。3.如申请专利范围第2项所述之薄膜电晶体阵列基板的制造方法,其中该第一/第二罩幕层系为环状图案,而覆盖住该些第一/第二焊垫之周围。4.如申请专利范围第2项所述之薄膜电晶体阵列基板的制造方法,其中第一/第二罩幕层是于形成该些通道层以及该欧姆接触层时所同时定义出的,且该第一/第二罩幕层系为具有复数个开口之矩形块状图案,覆盖在未形成有该光阻层之该基板二边缘处,且该些开口系暴露出对应形成有该些第一/第二焊垫处之该闸介电层。5.如申请专利范围第2项所述之薄膜电晶体阵列基板的制造方法,其中该第一/第二罩幕层是于形成该些通道层以及该欧姆接触层时所同时定义出的,且该第一/第二罩幕层系为具有复数个开口之一整面罩幕层,覆盖在整个该基板之上方,且该些开口系暴露出对应形成有该些第一/第二焊垫处之该闸介电层。6.如申请专利范围第2项所述之薄膜电晶体阵列基板的制造方法,其中该第一/第二罩幕层是于形成该些通道层以及该些欧姆接触层时所同时定义出的,且在以该光阻层为蚀刻罩幕以移除未被光阻层覆盖之该保护层以及该闸介电层之步骤中,更包括将该第一/第二罩幕层以及其底下之该闸介电层之部分厚度移除。7.如申请专利范围第1项所述之薄膜电晶体阵列基板的制造方法,其中该第一/第二罩幕层系为二层结构,其上层系为于形成该些源极/汲极以及该些资料配线的同时所定义出的,而其下层系于形成该些通道层以及该些欧姆接触层的同时所定义出的。8.如申请专利范围第1项所述之薄膜电晶体阵列基板的制造方法,其中在形成该些欧姆接触层之前,更在每一该些闸极上方之每一该些通道层上形成一蚀刻终止层。9.一种薄膜电晶体阵列基板,包括:复数条扫描配线,配置在一基板上;复数个第一焊垫,配置在该基板表面之一边缘处,其中该些第一焊垫系与该些扫描配线电性连接;复数个第二焊垫,配置在该基板表面之另一边缘处;一闸介电层,配置在该基板上,其中该闸介电层系暴露出该些第一/第二焊垫的部分区域;复数条资料配线,配置在该闸介电层上,其中该些资料配线延伸至该基板之边缘处系与该些第二焊垫电性连接;一第一罩幕层,配置在该些第一焊垫上方之该闸介电层上,其中该第一罩幕层系覆盖住该些第一焊垫之周围,且暴露出被裸露的该些第一焊垫;一第二罩幕层,配置在该些第二焊垫上方之该闸介电层上,其中该第二罩幕层系覆盖住该些第二焊垫之周围,且暴露出被裸露的该些第二焊垫;复数个薄膜电晶体,配置在该基板上,每一该些薄膜电晶体具有一闸极、一源极/汲极、一通道层以及一欧姆接触层,且每一该些闸极系与每一该些扫描配线电性连接,每一该些源极系与每一该些资料配线电性连接,每一该些通道层系配置在每一该些闸极上方之该闸介电层上,每一该些欧姆接触层系配置在每一该些通道层上;一图案化之保护层,覆盖在该些薄膜电晶体以及该闸介电层上;一图案化之光阻层,配置在该保护层之上方,并暴露出该基板之该二边缘处;以及复数个画素电极,配置在该光阻层上,且对应该些薄膜电晶体配置,其中每一该些画素电极系与每一该些汲极电性连接。10.如申请专利范围第9项所述之薄膜电晶体阵列基板,其中该第一/第二罩幕层之材质系选自与该些源极/汲极以及该些资料配线相同之材质、或是与该些通道以及该些欧姆接触层相同之材质、或是两者之组合。11.如申请专利范围第9项所述之薄膜电晶体阵列基板,其中该第一/第二罩幕层系为二层结构,其上层之材质系与该些源极/汲极以及该些资料配线之材质相同,而其下层系与该些通道层以及该些欧姆接触层之材质相同。12.如申请专利范围第9项所述之薄膜电晶体阵列基板,其中该第一/第二罩幕层系为环状图案,而覆盖住该些第一/第二焊垫之周围。13.如申请专利范围第9项所述之薄膜电晶体阵列基板,其中该第一/第二罩幕层系与该些通道层以及该些欧姆接触层之材质相同,且该第一/第二罩幕层系为具有复数个开口之矩形图案,覆盖在未配置有该光阻层之该基板二边缘处,且该些开口系暴露出该些第一/第二焊垫。14.如申请专利范围第9项所述之薄膜电晶体阵列基板,其中该第一/第二罩幕层系与该些通道层以及该欧姆接触层之材质相同,且该些第一/第二罩幕层系为具有复数个开口之一整面罩幕层,覆盖在整个该基板之上方,且该些开口系暴露出对应形成有该些第一/第二焊垫处之该闸介电层。15.如申请专利范围第9项所述之薄膜电晶体阵列基板,其中在该光阻层中具有复数个第一开口,暴露出该些资料配线,在该光阻层与该闸介电层中具有复数个第二开口,暴露出该些第二焊垫,且每一该些第一开口与每一该些第二开口内系配置有一电极材质层,以使该些资料配线与该些第二焊垫电性连接。16.如申请专利范围第9项所述之薄膜电晶体阵列基板,其中在每一该些闸极上方之每一该些通道层上更配置有一蚀刻终止层。17.一种薄膜电晶体阵列基板,包括:复数条扫描配线,配置在一基板上;复数个第一焊垫,配置在该基板表面之一边缘,其中该些第一焊垫系与该些扫描配线电性连接;复数个第二焊垫,配置在该基板表面之另一边缘;一闸介电层,配置在该基板上,其中该闸介电层系暴露出该些第一/第二焊垫之部分区域,而且位于该些第一/第二焊垫周围并将该些第一/第二焊垫周围覆盖住之该闸介电层的厚度系小于位于其他部分之该闸介电层的厚度;复数条资料配线,配置在该闸介电层上,其中该些资料配线延伸至该基板之边缘处系与该些第二焊垫电性连接;复数个薄膜电晶体,配置在该基板上,每一该些薄膜电晶体具有一闸极、一源极/汲极、一通道层以及一欧姆接触层,每一该些闸极系与每一该些扫描配线电性连接,每一该些源极系与每一该些资料配线电性连接,每一该些通道层系配置在每一该些闸极上方之该闸介电层上,每一该些欧姆接触层系配置在每一该些通道层上;一图案化之保护层,覆盖在该些薄膜电晶体以及该闸介电层上;一图案化之光阻层,配置在该保护层之上方,并暴露出该基板之该二边缘处;以及复数个画素电极,配置在该光阻层上,且对应该些薄膜电晶体配置,其中每一该些画素电极系与每一该些汲极电性连接。18.如申请专利范围第17项所述之薄膜电晶体阵列基板,更包括一第一罩幕层以及一第二罩幕层,且分别配置在该些第一/第二焊垫焊垫周围之该闸介电层上方,但未覆盖住该些第一/第二焊垫,其中该第一/第二罩幕层之材质系与该些通道层以及该欧姆接触层相同之材质。19.如申请专利范围第18项所述之薄膜电晶体阵列基板,其中该第一/第二罩幕层系为环状图案。20.如申请专利范围第18项所述之薄膜电晶体阵列基板,其中该第一/第二罩幕层系为具有复数个开口之矩形图案,覆盖在未配置有该光阻层之该基板二边缘处,且该些开口系暴露出该些第一/第二焊垫。21.如申请专利范围第18项所述之薄膜电晶体阵列基板,其中该第一/第二罩幕层系为具有复数个开口之一整面罩幕层,覆盖在整个该基板之上方,且该些开口系暴露出对应形成有该些第一/第二焊垫之处。22.如申请专利范围第17项所述之薄膜电晶体阵列基板,其中在该光阻层中具有复数个第一开口,暴露出该些资料配线,在该光阻层与该闸介电层中具有复数个第二开口,暴露出该些第二焊垫,且每一该些第一开口与每一该些第二开口内系配置有一电极材质层,以使该些资料配线与该些第二焊垫电性连接。23.如申请专利范围第17项所述之薄膜电晶体阵列基板,其中在每一该些闸极上方之该通道层上更配置有一蚀刻终止层。图式简单说明:第1图是习知薄膜电晶体阵列之上视示意图;第1A图至第1E图是薄膜电晶体阵列基板之制造流程剖面示意图,其系由第1图由I-I'之剖面示意图;第2A图是依照本发明一第一实施例之薄膜电晶体阵列之上视示意图;第2B图是第2A图之第二焊垫处的分解图示;第3A图至第3H图是依照本发明第一实施例之薄膜电晶体阵列之制造流程剖面示意图,其系由第2A图由II-II'之剖面示意图;第4A图是依照本发明一第二实施例之薄膜电晶体阵列之上视示意图;第4B图是第4A图之焊垫处的分解图示;第5图是依照本发明一第二实施例之另一薄膜电晶体阵列之上视示意图;第6A图至第6I图是依照本发明第二实施例之薄膜电晶体阵列之制造流程剖面示意图,其系为第4A图以及第5图中由II-II'之剖面示意图;第7图是依照本发明一第二实施例之另一薄膜电晶体阵列之上视示意图;第8A图至第8G图是依照本发明一第三实施例之薄膜电晶体阵列之制造流程剖面示意图;以及第9图是具有蚀刻终止层之薄膜电晶体阵列的剖面示意图;第10图是另一种具有蚀刻终止层之薄膜电晶体阵列的剖面示意图;以及第11图是另一种具有蚀刻终止层之薄膜电晶体阵列的剖面示意图。 |
